文件名称:example_design
介绍说明－－下载内容均来自于网络，请自行研究使用
基于Xilinx最新的Virtex-7的存储器IP核的使用，verilog语言编写的所有源码。-Based on Xilinx latest Virtex-7 FPGA,all of the MIG IP code sources by Verilog language.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
example_design\par\example_top.bit
..............\...\example_top.ucf
..............\...\ise_flow.bat
..............\rtl\example_top.v
..............\...\led_display_driver.v
..............\...\mmcm_clk_gen.v
..............\synth\example_top.prj
..............\par
..............\rtl
..............\synth
example_design