文件名称:f_adder
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利用VHDL的语言，实现考虑进位的全加器，该程序带中的加法器带有使能端，可以更好地实现所需功能。-Using VHDL language to achieve considering the carry bit full adder, the program with the adder with Enable, can better achieve the desired function.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
f_adder\F_ADDER.qpf
.......\F_ADDER.qsf
.......\F_ADDER.qws
.......\F_ADDER.vhd
.......\F_ADDER.vhd.bak
.......\db\F_ADDER.db_info
.......\..\F_ADDER.eco.cdb
.......\..\F_ADDER.sld_design_entry.sci
.......\db
f_adder