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文件名称:cnt60

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2014-07-28
  • 文件大小：
  • 168kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • Ro***
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

60秒加一计数器，实现0到59秒计时。可以参照此例编写一个FPGA时钟，代码用VHDL编写。开发环境为quertues ii9.1.-60 seconds with a counter, to achieve 0 to 59 seconds. Can refer to this case to write a FPGA clock, the code written in VHDL. Development environment for quertues ii9.1.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





cnt60\cnt.asm.rpt

.....\cnt.cdf

.....\cnt.done

.....\cnt.fit.eqn

.....\cnt.fit.rpt

.....\cnt.fit.summary

.....\cnt.flow.rpt

.....\cnt.map.eqn

.....\cnt.map.rpt

.....\cnt.map.summary

.....\cnt.pin

.....\cnt.pof

.....\cnt.qpf

.....\cnt.qsf

.....\cnt.qws

.....\cnt.sof

.....\cnt.tan.rpt

.....\cnt.tan.summary

.....\cnt.vhd

.....\db\cnt.analyze_file.qmsg

.....\..\cnt.asm.qmsg

.....\..\cnt.cbx.xml

.....\..\cnt.cmp.cdb

.....\..\cnt.cmp.hdb

.....\..\cnt.cmp.qrpt

.....\..\cnt.cmp.rdb

.....\..\cnt.cmp.tdb

.....\..\cnt.cmp0.ddb

.....\..\cnt.dbp

.....\..\cnt.db_info

.....\..\cnt.eco.cdb

.....\..\cnt.fit.qmsg

.....\..\cnt.hier_info

.....\..\cnt.hif

.....\..\cnt.map.cdb

.....\..\cnt.map.hdb

.....\..\cnt.map.qmsg

.....\..\cnt.pre_map.cdb

.....\..\cnt.pre_map.hdb

.....\..\cnt.psp

.....\..\cnt.rtlv.hdb

.....\..\cnt.rtlv_sg.cdb

.....\..\cnt.rtlv_sg_swap.cdb

.....\..\cnt.sgdiff.cdb

.....\..\cnt.sgdiff.hdb

.....\..\cnt.signalprobe.cdb

.....\..\cnt.sld_design_entry.sci

.....\..\cnt.sld_design_entry_dsc.sci

.....\..\cnt.syn_hier_info

.....\..\cnt.tan.qmsg

.....\db

cnt60

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