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文件名称:shuzishizhong

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2013-12-10
  • 文件大小：
  • 365kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 朱*
  • 相关连接：
  • 无
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

这是基于verilog hdl的数字时钟源代码，能够实现时分秒的计时，可以手动进行调时与调分。-This is based on the digital clock verilog hdl source code, can be achieved when every minute of the time, you can adjust the time manually adjusting points.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





数字时钟

........\clock.asm.rpt

........\clock.done

........\clock.dpf

........\clock.fit.rpt

........\clock.fit.summary

........\clock.flow.rpt

........\clock.map.rpt

........\clock.map.smsg

........\clock.map.summary

........\clock.pin

........\clock.pof

........\clock.qpf

........\clock.qsf

........\clock.qws

........\clock.sim.rpt

........\clock.sof

........\clock.tan.rpt

........\clock.tan.summary

........\clock.v

........\clock.v.bak

........\clock.vwf

........\db

........\..\add_sub_0ih.tdf

........\..\add_sub_6nh.tdf

........\..\add_sub_7nh.tdf

........\..\add_sub_plh.tdf

........\..\clock.asm.qmsg

........\..\clock.cbx.xml

........\..\clock.cmp.cdb

........\..\clock.cmp.hdb

........\..\clock.cmp.logdb

........\..\clock.cmp.rdb

........\..\clock.cmp.tdb

........\..\clock.cmp0.ddb

........\..\clock.db_info

........\..\clock.eco.cdb

........\..\clock.eds_overflow

........\..\clock.fit.qmsg

........\..\clock.hier_info

........\..\clock.hif

........\..\clock.lpc.html

........\..\clock.lpc.rdb

........\..\clock.lpc.txt

........\..\clock.map.cdb

........\..\clock.map.hdb

........\..\clock.map.logdb

........\..\clock.map.qmsg

........\..\clock.pre_map.cdb

........\..\clock.pre_map.hdb

........\..\clock.rpp.qmsg

........\..\clock.rtlv.hdb

........\..\clock.rtlv_sg.cdb

........\..\clock.rtlv_sg_swap.cdb

........\..\clock.sgate.rvd

........\..\clock.sgate_sm.rvd

........\..\clock.sgdiff.cdb

........\..\clock.sgdiff.hdb

........\..\clock.sim.cvwf

........\..\clock.sim.hdb

........\..\clock.sim.qmsg

........\..\clock.sld_design_entry.sci

........\..\clock.sld_design_entry_dsc.sci

........\..\clock.syn_hier_info

........\..\clock.tan.qmsg

........\..\clock.tis_db_list.ddb

........\..\clock.tmw_info

........\..\prev_cmp_clock.asm.qmsg

........\..\prev_cmp_clock.fit.qmsg

........\..\prev_cmp_clock.map.qmsg

........\..\prev_cmp_clock.qmsg

........\..\prev_cmp_clock.sim.qmsg

........\..\prev_cmp_clock.tan.qmsg

........\..\wed.wsf

........\incremental_db

........\..............\compiled_partitions

........\..............\...................\clock.root_partition.map.kpt

........\..............\README

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