文件名称:Digital-clock-design
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数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test was successful.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
数字钟设计\clkdiv.bsf
..........\clkdiv.vhd
..........\clkdiv.vwf
..........\cnth_2.bsf
..........\cnth_2.vhd
..........\cnth_4.bsf
..........\cnth_4.vhd
..........\cntss_10.bsf
..........\cntss_10.vhd
..........\cnts_6.bsf
..........\cnts_6.vhd
..........\db\lkd.asm.qmsg
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..........\..\lkd.cmp.cdb
..........\..\lkd.cmp.hdb
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..........\..\lkd.cmp0.ddb
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..........\..\lkd.map.qmsg
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..........\..\lkd.pre_map.hdb
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..........\..\lkd.rtlv_sg.cdb
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..........\..\lkd.sim.qrpt
..........\..\lkd.sim.rdb
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..........\..\lkd.sld_design_entry_dsc.sci
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..........\lkd.sof
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..........\lkd.tan.summary
..........\lkd.vwf
..........\megacore.txt
..........\programmer_readme.txt
..........\readme.txt
..........\db
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