文件名称:DDS
- 所属分类：
- VHDL编程
- 资源属性：
- 上传时间：
- 2013-05-23
- 文件大小：
- 9kb
- 下载次数：
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- 提 供 者：
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- 无
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介绍说明－－下载内容均来自于网络，请自行研究使用
用verilog语言实现，DDS信号发生与嵌入式逻辑分析仪的调用，程序功能完整
-Using verilog language, DDS signal generator with embedded logic analyzer called, the program features a complete
-Using verilog language, DDS signal generator with embedded logic analyzer called, the program features a complete
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