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文件名称:clock_generator

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2013-03-14
  • 文件大小：
  • 160kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • che***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
下载
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如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog语言编写，时钟模块的生成，及分频为不同频率的时钟-verilog language, clock module generates, and divide the clock for different frequency
(系统自动生成,下载前可以参看下载内容)

下载文件列表





clock_generator\clock_generator\clk_generator_summary.html

...............\...............\clock_generator.ise

...............\...............\clock_generator.ise_ISE_Backup

...............\...............\clock_generator.restore

...............\...............\clock_generator.v

...............\...............\clock_generator_summary.html

...............\...............\DCM1.xaw

...............\...............\_xmsgs

...............\clock_generator

clock_generator

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