文件名称:VHDL
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含有常用组合电路模块的设计和应用这个实验所需的VHDL的代码，用modelsim仿真并建立了ISE文件-VHDL code module containing commonly used combination of circuit design and application required by this experiment, the simulation with modelsim and ISE file
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下载文件列表
代码及报告
..........\design1
..........\.......\ise
..........\.......\...\abs
..........\.......\...\...\.lso
..........\.......\...\...\abs.ipf
..........\.......\...\...\abs.ipf_ISE_Backup
..........\.......\...\...\abs.ise
..........\.......\...\...\abs.ise_ISE_Backup
..........\.......\...\...\abs.ntrc_log
..........\.......\...\...\abs.restore
..........\.......\...\...\abs_dif.bgn
..........\.......\...\...\abs_dif.bit
..........\.......\...\...\abs_dif.bld
..........\.......\...\...\abs_dif.cmd_log
..........\.......\...\...\abs_dif.drc
..........\.......\...\...\abs_dif.lfp
..........\.......\...\...\abs_dif.lso
..........\.......\...\...\abs_dif.ncd
..........\.......\...\...\abs_dif.ngc
..........\.......\...\...\abs_dif.ngd
..........\.......\...\...\abs_dif.ngr
..........\.......\...\...\abs_dif.pad
..........\.......\...\...\abs_dif.par
..........\.......\...\...\abs_dif.pcf
..........\.......\...\...\abs_dif.prj
..........\.......\...\...\abs_dif.stx
..........\.......\...\...\abs_dif.syr
..........\.......\...\...\abs_dif.twr
..........\.......\...\...\abs_dif.twx
..........\.......\...\...\abs_dif.ucf
..........\.......\...\...\abs_dif.unroutes
..........\.......\...\...\abs_dif.ut
..........\.......\...\...\abs_dif.v
..........\.......\...\...\abs_dif.xpi
..........\.......\...\...\abs_dif.xst
..........\.......\...\...\abs_dif_guide.ncd
..........\.......\...\...\abs_dif_map.map
..........\.......\...\...\abs_dif_map.mrp
..........\.......\...\...\abs_dif_map.ncd
..........\.......\...\...\abs_dif_map.ngm
..........\.......\...\...\abs_dif_pad.csv
..........\.......\...\...\abs_dif_pad.txt
..........\.......\...\...\abs_dif_prev_built.ngd
..........\.......\...\...\abs_dif_summary.html
..........\.......\...\...\abs_dif_summary.xml
..........\.......\...\...\abs_dif_tb.fdo
..........\.......\...\...\abs_dif_tb.udo
..........\.......\...\...\abs_dif_tb.v
..........\.......\...\...\abs_dif_usage.xml
..........\.......\...\...\comp.v
..........\.......\...\...\comp_tb.v
..........\.......\...\...\full_adder.v
..........\.......\...\...\full_adder_tb.v
..........\.......\...\...\mux_2to1.v
..........\.......\...\...\mux_2to1_tb.v
..........\.......\...\...\transcript
..........\.......\...\...\vsim.wlf
..........\.......\...\...\work
..........\.......\...\...\....\abs_dif
..........\.......\...\...\....\.......\verilog.asm
..........\.......\...\...\....\.......\_primary.dat
..........\.......\...\...\....\.......\_primary.vhd
..........\.......\...\...\....\abs_dif_tb
..........\.......\...\...\....\..........\verilog.asm
..........\.......\...\...\....\..........\_primary.dat
..........\.......\...\...\....\..........\_primary.vhd
..........\.......\...\...\....\comp
..........\.......\...\...\....\....\verilog.asm
..........\.......\...\...\....\....\_primary.dat
..........\.......\...\...\....\....\_primary.vhd
..........\.......\...\...\....\full_adder
..........\.......\...\...\....\..........\verilog.asm
..........\.......\...\...\....\..........\_primary.dat
..........\.......\...\...\....\..........\_primary.vhd
..........\.......\...\...\....\glbl
..........\.......\...\...\....\....\verilog.asm
..........\.......\...\...\....\....\_primary.dat
..........\.......\...\...\....\....\_primary.vhd
..........\.......\...\...\....\mux_2to1
..........\.......\...\...\....\........\verilog.asm
..........\.......\...\...\....\........\_primary.dat
..........\.......\...\...\....\........\_primary.vhd
..........\.......\...\...\....\_info
..........\.......\...\...\xst
..........\.......\...\...\...\dump.xst
..........\.......\...\...\...\........\abs_dif.prj
..........\.......\...\...\...\........\...........\ngx
..........\.......\...\...\...\........\...........\...\notopt
..........\.......\...\...\...\........\...........\...\opt
..........\.......\...\...\...\........\...........\ntrc.scr
..........\.......\...\...\...\projnav.tmp
..........\.......\...\...\...\work
..........\.......\...\...\...\....\hdllib.ref
..........\.......\...\...\...\....\vlg10
..........\.......\...\...\...\....\.....