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文件名称:test2

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 114kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 羊*
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  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

共阴极七段显示译码电路，EDA用文本输入法设计1位异步清零同步时钟使能的十进制计数器-Seven of the cathode here shows decode circuitEDA use text input method design a asynchronous reset synchronous clock that can counter the decimal
(系统自动生成,下载前可以参看下载内容)

下载文件列表

test2\Block1.bdf

.....\Block2.bdf

.....\cmp_state.ini

.....\CNT10.bsf

.....\CNT10.vhd

.....\db\DECL7S.asm.qmsg

.....\..\DECL7S.cmp.cdb

.....\..\DECL7S.cmp.ddb

.....\..\DECL7S.cmp.hdb

.....\..\DECL7S.cmp.rdb

.....\..\DECL7S.cmp.tdb

.....\..\DECL7S.db_info

.....\..\DECL7S.fit.qmsg

.....\..\DECL7S.hier_info

.....\..\DECL7S.hif

.....\..\DECL7S.map.cdb

.....\..\DECL7S.map.hdb

.....\..\DECL7S.map.qmsg

.....\..\DECL7S.pre_map.hdb

.....\..\DECL7S.project.hdb

.....\..\DECL7S.rtlv.hdb

.....\..\DECL7S.rtlv_sg.cdb

.....\..\DECL7S.rtlv_sg_swap.cdb

.....\..\DECL7S.sgdiff.cdb

.....\..\DECL7S.sgdiff.hdb

.....\..\DECL7S.sld_design_entry.sci

.....\..\DECL7S.sld_design_entry_dsc.sci

.....\..\DECL7S.syn_hier_info

.....\..\DECL7S.tan.qmsg

.....\..\DECL7S_cmp.qrpt

.....\DECL7S.asm.rpt

.....\DECL7S.bsf

.....\DECL7S.done

.....\DECL7S.fit.eqn

.....\DECL7S.fit.rpt

.....\DECL7S.fit.summary

.....\DECL7S.flow.rpt

.....\DECL7S.map.eqn

.....\DECL7S.map.rpt

.....\DECL7S.map.summary

.....\DECL7S.pin

.....\DECL7S.qpf

.....\DECL7S.qsf

.....\DECL7S.qws

.....\DECL7S.tan.rpt

.....\DECL7S.tan.summary

.....\DECL7S.vhd

.....\db

test2

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