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文件名称:frac_divider_verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • sa***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

This code has written in verilog and it can divide two fraction numbers in fixed point standard .In this code ni shows the number of bits of inputs and no shows the number of bits of output and if we want more precision we can change this parameters and we get more accuracy.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

frac_divider_verilog.v

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