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文件名称:multi_cycle_Verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 4kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • sa***
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

this code has written in verilog and it is about multi cycle mips processor .This code can do alot of jobs for examole,add ,addi ,addiu,and ,andi,ori ,mfhi.mfho,xor,slt,slti,ssw,lw,lui ,jal ,mult ,multu,... and it can multiply two input inter less than 32 bits in 32 clocks .
(系统自动生成,下载前可以参看下载内容)

下载文件列表

multi_cycle.v

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