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文件名称:3

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • l*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

秒表verilog 实现，顶层模块，译码模块，计数模块

-Stopwatch verilog implementation, top-level modules, decoding modules, counter modules
(系统自动生成,下载前可以参看下载内容)

下载文件列表

top1.v

decode1.v

counter1.v

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