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文件名称:verilog-RTLevel-Synthesis

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [PDF]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 372kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 王*
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

本章详细的分析了寄存器传输级综合，ieee最新标准-IEEE Standard for Verilog®　Register

Transfer Level Synthesis
(系统自动生成,下载前可以参看下载内容)

下载文件列表

IEEE Std 1364.1-2002 IEEE Std. 1364.1 - 2002 IEEE Standard for Verilog Register Transfer Level Synthesis.pdf

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