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文件名称:verilogwirereg

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [WORD]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 4kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 张*
  • 相关连接：
  • 无
  • 下载说明：
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

本文介绍了Verilog硬件描述语言中，wire变量与reg变量的区别，非常经典-This article describes the Verilog hardware descr iption language, wire the difference between the variable and the variable reg, very classic. . .
(系统自动生成,下载前可以参看下载内容)

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wire和reg的区别.doc

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