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文件名称:shuzishizhong

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 47kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 秦**
  • 相关连接：
  • 无
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

此代码是FPGA的数字时钟代码，使用的是verilog语言。-This code is the FPGA' s digital clock code, the use of the verilog language.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

数字时钟\clock.asm.rpt

........\clock.cdf

........\clock.done

........\clock.dpf

........\clock.fit.eqn

........\clock.fit.rpt

........\clock.fit.smsg

........\clock.fit.summary

........\clock.flow.rpt

........\clock.map.eqn

........\clock.map.rpt

........\clock.map.summary

........\clock.pin

........\clock.pof

........\clock.qpf

........\clock.qsf

........\clock.qws

........\clock.tan.rpt

........\clock.tan.summary

........\clock.v

........\clock.v.bak

........\clock_assignment_defaults.qdf

........\cmp_state.ini

........\db\add_sub_bph.tdf

........\..\add_sub_onh.tdf

........\..\clock.db_info

........\..\clock.eco.cdb

........\..\clock.sld_design_entry.sci

........\..\clock_cmp.qrpt

........\db

数字时钟

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