文件名称:AESverilog
下载
别用迅雷、360浏览器下载。
如迅雷强制弹出,可右键点击选“另存为”。
失败请重下,重下不扣分。
如迅雷强制弹出,可右键点击选“另存为”。
失败请重下,重下不扣分。
介绍说明--下载内容均来自于网络,请自行研究使用
AES加密算法的Verilog语言实现,通过编译-AES encryption algorithm in Verilog Implementation
(系统自动生成,下载前可以参看下载内容)
下载文件列表
AES高级加密算法的verilog语言实现\aes_core\bench\CVS\Entries
................................\........\.....\...\Repository
................................\........\.....\...\Root
................................\........\.....\verilog\CVS\Entries
................................\........\.....\.......\...\Repository
................................\........\.....\.......\...\Root
................................\........\.....\.......\test_bench_top.v
................................\........\CVS\Entries
................................\........\...\Repository
................................\........\...\Root
................................\........\doc\aes.pdf
................................\........\...\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\rtl\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\...\verilog\aes_cipher_top.v
................................\........\...\.......\aes_inv_cipher_top.v
................................\........\...\.......\aes_inv_sbox.v
................................\........\...\.......\aes_key_expand_128.v
................................\........\...\.......\aes_rcon.v
................................\........\...\.......\aes_sbox.v
................................\........\...\.......\CVS\Entries
................................\........\...\.......\...\Repository
................................\........\...\.......\...\Root
................................\........\...\.......\timescale.v
................................\........\sim\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\...\rtl_sim\bin\CVS\Entries
................................\........\...\.......\...\...\Repository
................................\........\...\.......\...\...\Root
................................\........\...\.......\...\Makefile
................................\........\...\.......\CVS\Entries
................................\........\...\.......\...\Repository
................................\........\...\.......\...\Root
................................\........\...\.......\run\CVS\Entries
................................\........\...\.......\...\...\Repository
................................\........\...\.......\...\...\Root
................................\........\...\.......\...\waves\CVS\Entries
................................\........\...\.......\...\.....\...\Repository
................................\........\...\.......\...\.....\...\Root
................................\........\...\.......\...\.....\waves.do
................................\........\.yn\bin\comp.dc
................................\........\...\...\CVS\Entries
................................\........\...\...\...\Repository
................................\........\...\...\...\Root
................................\........\...\...\design_spec.dc
................................\........\...\...\lib_spec.dc
................................\........\...\...\read.dc
................................\........\...\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\vim_session.vim
................................\........\sim\rtl_sim\run\waves\CVS
................................\........\...\.......\bin\CVS
................................\........\...\.......\run\CVS
................................\........\...\.......\...\waves
................................\........\bench\verilog\CVS
................................\........\rtl\verilog\CVS
................................\........\sim\rtl_sim\bin
................................\........\...\.......\CVS
................................\........\...\.......\run
......................
................................\........\.....\...\Repository
................................\........\.....\...\Root
................................\........\.....\verilog\CVS\Entries
................................\........\.....\.......\...\Repository
................................\........\.....\.......\...\Root
................................\........\.....\.......\test_bench_top.v
................................\........\CVS\Entries
................................\........\...\Repository
................................\........\...\Root
................................\........\doc\aes.pdf
................................\........\...\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\rtl\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\...\verilog\aes_cipher_top.v
................................\........\...\.......\aes_inv_cipher_top.v
................................\........\...\.......\aes_inv_sbox.v
................................\........\...\.......\aes_key_expand_128.v
................................\........\...\.......\aes_rcon.v
................................\........\...\.......\aes_sbox.v
................................\........\...\.......\CVS\Entries
................................\........\...\.......\...\Repository
................................\........\...\.......\...\Root
................................\........\...\.......\timescale.v
................................\........\sim\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\...\rtl_sim\bin\CVS\Entries
................................\........\...\.......\...\...\Repository
................................\........\...\.......\...\...\Root
................................\........\...\.......\...\Makefile
................................\........\...\.......\CVS\Entries
................................\........\...\.......\...\Repository
................................\........\...\.......\...\Root
................................\........\...\.......\run\CVS\Entries
................................\........\...\.......\...\...\Repository
................................\........\...\.......\...\...\Root
................................\........\...\.......\...\waves\CVS\Entries
................................\........\...\.......\...\.....\...\Repository
................................\........\...\.......\...\.....\...\Root
................................\........\...\.......\...\.....\waves.do
................................\........\.yn\bin\comp.dc
................................\........\...\...\CVS\Entries
................................\........\...\...\...\Repository
................................\........\...\...\...\Root
................................\........\...\...\design_spec.dc
................................\........\...\...\lib_spec.dc
................................\........\...\...\read.dc
................................\........\...\CVS\Entries
................................\........\...\...\Repository
................................\........\...\...\Root
................................\........\vim_session.vim
................................\........\sim\rtl_sim\run\waves\CVS
................................\........\...\.......\bin\CVS
................................\........\...\.......\run\CVS
................................\........\...\.......\...\waves
................................\........\bench\verilog\CVS
................................\........\rtl\verilog\CVS
................................\........\sim\rtl_sim\bin
................................\........\...\.......\CVS
................................\........\...\.......\run
......................