文件名称:VHDLchengfaqi
介绍说明－－下载内容均来自于网络，请自行研究使用
基于verilog+HDL实现的恒定乘法器设计，里面有详细的源码。-Verilog+ HDL-based implementation of the constant multiplier design, which has detailed source.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
恒定系数乘法器实验
..................\Project
..................\.......\multiply
..................\.......\........\component
..................\.......\........\constraint
..................\.......\........\..........\multiply.pdc
..................\.......\........\..........\multiply_1.pdc
..................\.......\........\coreconsole
..................\.......\........\designer
..................\.......\........\........\impl1
..................\.......\........\........\.....\designer.log
..................\.......\........\........\.....\designer_gen_ba.log
..................\.......\........\........\.....\multiply.adb
..................\.......\........\........\.....\multiply.dtf
..................\.......\........\........\.....\............\verify.log
..................\.......\........\........\.....\multiply.ide_des
..................\.......\........\........\.....\multiply.lok
..................\.......\........\........\.....\multiply.pdb
..................\.......\........\........\.....\multiply.pdb.depends
..................\.......\........\........\.....\multiply.stp
..................\.......\........\........\.....\multiply.tcl
..................\.......\........\........\.....\multiply_ba.sdf
..................\.......\........\........\.....\multiply_ba.v
..................\.......\........\........\.....\simulation
..................\.......\........\........\.....\..........\postlayout
..................\.......\........\........\.....\..........\..........\multiply
..................\.......\........\........\.....\..........\..........\........\verilog.psm
..................\.......\........\........\.....\..........\..........\........\_primary.dat
..................\.......\........\........\.....\..........\..........\........\_primary.vhd
..................\.......\........\........\.....\..........\..........\stimulus
..................\.......\........\........\.....\..........\..........\........\verilog.psm
..................\.......\........\........\.....\..........\..........\........\_primary.dat
..................\.......\........\........\.....\..........\..........\........\_primary.vhd
..................\.......\........\........\.....\..........\..........\tb_clock_minmax
..................\.......\........\........\.....\..........\..........\...............\verilog.psm
..................\.......\........\........\.....\..........\..........\...............\_primary.dat
..................\.......\........\........\.....\..........\..........\...............\_primary.vhd
..................\.......\........\........\.....\..........\..........\testbench
..................\.......\........\........\.....\..........\..........\.........\verilog.psm
..................\.......\........\........\.....\..........\..........\.........\_primary.dat
..................\.......\........\........\.....\..........\..........\.........\_primary.vhd
..................\.......\........\........\.....\..........\..........\_info
..................\.......\........\........\.....\..........\..........\_temp
..................\.......\........\hdl
..................\.......\........\...\hdlsynchk.tcl
..................\.......\........\...\loader.v
..................\.......\........\...\multiplier.v
..................\.......\........\...\multiply.v
..................\.......\........\...\waveperl.log
..................\.......\........\multiply.prj
..................\.......\........\phy_synthesis
..................\.......\........\simulation
..................\.......\........\..........\meminit.dat
..................\.......\........\..........\modelsim.ini
..................\.......\........\..........\modelsim.ini.sav
..................\.......\........\..........\modelsim.log
..................\.......\........\..........\presynth
..................\.......\........\..........\........\@p@l@l_1@m
..................\.......\........\..........\........\..........\verilog.psm
..................\.......\........\..........\........\..........\_primary.dat
..................\.......\..
..................\Project
..................\.......\multiply
..................\.......\........\component
..................\.......\........\constraint
..................\.......\........\..........\multiply.pdc
..................\.......\........\..........\multiply_1.pdc
..................\.......\........\coreconsole
..................\.......\........\designer
..................\.......\........\........\impl1
..................\.......\........\........\.....\designer.log
..................\.......\........\........\.....\designer_gen_ba.log
..................\.......\........\........\.....\multiply.adb
..................\.......\........\........\.....\multiply.dtf
..................\.......\........\........\.....\............\verify.log
..................\.......\........\........\.....\multiply.ide_des
..................\.......\........\........\.....\multiply.lok
..................\.......\........\........\.....\multiply.pdb
..................\.......\........\........\.....\multiply.pdb.depends
..................\.......\........\........\.....\multiply.stp
..................\.......\........\........\.....\multiply.tcl
..................\.......\........\........\.....\multiply_ba.sdf
..................\.......\........\........\.....\multiply_ba.v
..................\.......\........\........\.....\simulation
..................\.......\........\........\.....\..........\postlayout
..................\.......\........\........\.....\..........\..........\multiply
..................\.......\........\........\.....\..........\..........\........\verilog.psm
..................\.......\........\........\.....\..........\..........\........\_primary.dat
..................\.......\........\........\.....\..........\..........\........\_primary.vhd
..................\.......\........\........\.....\..........\..........\stimulus
..................\.......\........\........\.....\..........\..........\........\verilog.psm
..................\.......\........\........\.....\..........\..........\........\_primary.dat
..................\.......\........\........\.....\..........\..........\........\_primary.vhd
..................\.......\........\........\.....\..........\..........\tb_clock_minmax
..................\.......\........\........\.....\..........\..........\...............\verilog.psm
..................\.......\........\........\.....\..........\..........\...............\_primary.dat
..................\.......\........\........\.....\..........\..........\...............\_primary.vhd
..................\.......\........\........\.....\..........\..........\testbench
..................\.......\........\........\.....\..........\..........\.........\verilog.psm
..................\.......\........\........\.....\..........\..........\.........\_primary.dat
..................\.......\........\........\.....\..........\..........\.........\_primary.vhd
..................\.......\........\........\.....\..........\..........\_info
..................\.......\........\........\.....\..........\..........\_temp
..................\.......\........\hdl
..................\.......\........\...\hdlsynchk.tcl
..................\.......\........\...\loader.v
..................\.......\........\...\multiplier.v
..................\.......\........\...\multiply.v
..................\.......\........\...\waveperl.log
..................\.......\........\multiply.prj
..................\.......\........\phy_synthesis
..................\.......\........\simulation
..................\.......\........\..........\meminit.dat
..................\.......\........\..........\modelsim.ini
..................\.......\........\..........\modelsim.ini.sav
..................\.......\........\..........\modelsim.log
..................\.......\........\..........\presynth
..................\.......\........\..........\........\@p@l@l_1@m
..................\.......\........\..........\........\..........\verilog.psm
..................\.......\........\..........\........\..........\_primary.dat
..................\.......\..