文件名称:UART_IP_core_for_wishbone
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介绍说明－－下载内容均来自于网络，请自行研究使用
基于wishbone总线的UART IP core-UART IP core based on Wishbone, generated in Verilog HDL.
(系统自动生成,下载前可以参看下载内容)
下载文件列表
基于wishbone总线的UART IP core\raminfr.v
..............................\timescale.v
..............................\transcript
..............................\uart_defines.v
..............................\uart_receiver.v
..............................\uart_regs.v
..............................\uart_rfifo.v
..............................\uart_tfifo.v
..............................\uart_top.v
..............................\uart_transmitter.v
..............................\uart_wb.v
..............................\wb_mast.v
基于wishbone总线的UART IP core
..............................\timescale.v
..............................\transcript
..............................\uart_defines.v
..............................\uart_receiver.v
..............................\uart_regs.v
..............................\uart_rfifo.v
..............................\uart_tfifo.v
..............................\uart_top.v
..............................\uart_transmitter.v
..............................\uart_wb.v
..............................\wb_mast.v
基于wishbone总线的UART IP core