文件名称:f_adder8
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fpga八位全加器(vhdl语言),由画图法制作,将八个一位全加器(由一位半加器组成)组合制成-fpga eight full adder (vhdl language)
(系统自动生成,下载前可以参看下载内容)
下载文件列表
f_adder8
........\db
........\..\f_adder8.db_info
........\..\f_adder8.eco.cdb
........\..\f_adder8.sim.cvwf
........\..\f_adder8.sld_design_entry.sci
........\..\prev_cmp_f_adder8.map.qmsg
........\..\prev_cmp_f_adder8.qmsg
........\..\wed.wsf
........\f_adder
........\.......\db
........\.......\..\.cbx.xml
........\.......\..\f_adder.db_info
........\.......\..\f_adder.eco.cdb
........\.......\..\f_adder.sim.cvwf
........\.......\..\f_adder.sld_design_entry.sci
........\.......\..\prev_cmp_f_adder.qmsg
........\.......\..\wed.wsf
........\.......\f_adder.asm.rpt
........\.......\f_adder.bdf
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........\.......\f_adder.map.summary
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........\.......\.......\db
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........\.......\.......\..\h_adder.syn_hier_info
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........\.......\.......\..\prev_cmp_h_adder.map.qmsg
........\.......\.......\..\prev_
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........\..\prev_cmp_f_adder8.qmsg
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........\.......\db
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........\.......\.......\..\h_adder.rtlv_sg_swap.cdb
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........\.......\.......\..\h_adder.sim.rdb
........\.......\.......\..\h_adder.sld_design_entry.sci
........\.......\.......\..\h_adder.sld_design_entry_dsc.sci
........\.......\.......\..\h_adder.syn_hier_info
........\.......\.......\..\h_adder.tan.qmsg
........\.......\.......\..\h_adder.tis_db_list.ddb
........\.......\.......\..\h_adder.tmw_info
........\.......\.......\..\prev_cmp_h_adder.asm.qmsg
........\.......\.......\..\prev_cmp_h_adder.fit.qmsg
........\.......\.......\..\prev_cmp_h_adder.map.qmsg
........\.......\.......\..\prev_