资源列表
[VHDL编程] eetop.cn_quartus_design
说明：verilog基本语法 适合入门学习 视频讲解-The basic syntax for entry-learning verilog video to explain<moke> 在 2025-02-08 上传 | 大小：8.24mb | 下载：0
[VHDL编程] eetop.cn_quartus_pgm
说明：verilog基本语法 入门的视频教程 flash的-verilog basic syntax of introductory video tutorials flash<moke> 在 2025-02-08 上传 | 大小：3.85mb | 下载：0
[VHDL编程] baker-code-generator
说明：巴克码发生器,VHDL语言描述,可以在quartus II上运行，基于altera-baker code generator<sddxzq> 在 2025-02-08 上传 | 大小：287kb | 下载：0
[VHDL编程] _50MHz--1Hz
说明：分频电路，可将DE2板子上的50MHz分为1Hz输出，绝对可行，附有仿真程序！-Divider circuit can be divided into the DE2 board 1Hz output on 50MHz, absolutely feasible, with a simulation program!<wancaihong> 在 2025-02-08 上传 | 大小：370kb | 下载：0
[VHDL编程] jiancedianlu
说明：功能是检测出串行输入数据Sin中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；没有检测到该序列时，输出Out=0。-Function is to detect the serial input data Sin the 4-bit binary sequence 0101 (from left to right input), when the sequence is detected, the outpu<wancaihong> 在 2025-02-08 上传 | 大小：301kb | 下载：0
[VHDL编程] 4weiquanjiaqi
说明：4位全加器由3个模块构成。首先，通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder，接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder，最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component in<wancaihong> 在 2025-02-08 上传 | 大小：393kb | 下载：0
[VHDL编程] shuzihongdianlu
说明：数字钟电路的实现，可以24小时计时，可调整时间！-Digital clock circuit implementation, a 24-hour timer, adjustable time!<wancaihong> 在 2025-02-08 上传 | 大小：367kb | 下载：0
[VHDL编程] qicehweideng
说明：汽车尾灯控制电路的设计，正常行驶时，6个尾灯全灭，刹车时，尾灯按一定频率闪烁，左转时，左侧灯轮流闪烁，右转时，右侧的灯轮流闪烁。-Control circuit design taillights, normal driving, six taillights Quanmie, brake, tail lights flashing at a certain frequency, turn left, turn left flashin<wancaihong> 在 2025-02-08 上传 | 大小：1kb | 下载：0
[VHDL编程] Digital-frequency-meter
说明：用VHDL完成12位十进制数字频率计的设计及仿真-Using VHDL completed 12 decimal digits frequency of the design and simulation<wuyuezhen> 在 2025-02-08 上传 | 大小：428kb | 下载：0