[VHDL编程] ALU

说明：基于FPGA实现的简单ALU。ALU中主要包含有符号的加法、减法、乘法、左移、右移。ALU的顶层要控制运算和复位。-FPGA-based implementation of a simple ALU. ALU mainly contains symbols of addition, subtraction, multiplication, left, right. To control the operation of the ALU
<非南> 在 2025-02-06 上传 | 大小：680kb | 下载：0

[VHDL编程] inequal-lenghth-code

说明：不等长编码的设计，对莫尔斯电码的改进，用vhdl实现-Unequal-length coding design, Morse code improvements, using vhdl
<非南> 在 2025-02-06 上传 | 大小：14.97mb | 下载：0

[VHDL编程] excess-3-code-adder-subtructer

说明：余3码excess-3 code加法器和减法器，用vhdl实现-I 3 yards excess-3 code adder and subtractor using vhdl
<非南> 在 2025-02-06 上传 | 大小：4.94mb | 下载：0

[VHDL编程] 16-bit-binary-full-adder

说明：16位二进制全加器，带最高位的进位，主要用QUARTUS仿真工具实现-16-bit binary full adder
<peter> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] MIAODZQ

说明：vhdl电子琴实现 包括点阵显示音符 输出简单的·歌曲-electronic keyboard
<缪照浜> 在 2025-02-06 上传 | 大小：86kb | 下载：0

[VHDL编程] ZRtech-PERI7-LCM

说明：基于NIOS II的LCM驱动开发，包括 TFT 9325驱动学习、 LCD彩条显示、 SD卡驱动、简易数码相框、驱动触摸 -Based on the NIOS II LCM driver development, including TFT 9325 driven learning, LCD color bar display, SD card drive, simple digital photo fr a me, dr
<liju> 在 2025-02-06 上传 | 大小：25.18mb | 下载：0

[VHDL编程] man2uart_latest.tar

说明：fpga uart串口ip核，源代码例程。-fpga uart ip core
<Aden> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] LC3_CPU

说明：lc3 cpu 的verilog实现 lc 3 cpu 的verilog实现-lc3 cpulc3 cpu lc3 cpulc3 cpu lc3 cpulc3 cpu
<wenjie> 在 2025-02-06 上传 | 大小：9kb | 下载：0

[VHDL编程] LabA1Design2

说明：设计模式比较器电路：电路的输入为两个8位无符号二进制数a、b和一个模式控制信号m；电路的输出为8位无符号二进制数y。当m=0时，y=MAX(a,b) 而当m=1时，则y=MIN(a,b)。要求用多层次结构设计电路，即调用数据选择器和比较器等基本模块来设计电路。-Design pattern comparator circuit: circuit input as two 8-bit unsigned binary numbers a,
<Peter> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] LabA1Design1

说明：设计求两数之差的绝对值电路：电路输入aIn、bIn为4位无符号二进制数，电路输出out为两数之差的绝对值，即out=|aIn-bIn|。要求用多层次结构设计电路，即调用数据选择器、加法器和比较器等基本模块来设计电路。-Design for the number two absolute value of the difference between circuits: circuit input aIn, bIn a 4-bit uns
<Peter> 在 2025-02-06 上传 | 大小：3kb | 下载：0

[VHDL编程] music_player

说明：基于modelsim和FPGA的音乐播放器-Modelsim and FPGA-based music player
<Peter> 在 2025-02-06 上传 | 大小：21kb | 下载：1

[VHDL编程] con_addr_32

说明：因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so
<Peter> 在 2025-02-06 上传 | 大小：2kb | 下载：0