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[VHDL编程] combine_module
说明:本代码根据包头、包尾指示,将两路数据合路调度成一路输出-The code according to Baotou, including the end of the instructions will be two-way data path scheduling together all the way into the output<yang> 在 2024-10-11 上传 | 大小:2048 | 下载:0
[VHDL编程] create_200m
说明:本代码用于产生FPGA内部的一个200Mhz的时钟,使得内部信号在此时钟下同步工作-The code used to generate a 200Mhz internal FPGA clock, the internal clock signal in this work under the synchronous<yang> 在 2024-10-11 上传 | 大小:2048 | 下载:0
[VHDL编程] timespace_insert
说明:本代码用于在两个数据报文之间插入一个周期的时钟间隔,使得后续的处理不会将报文头部丢弃-The code used in the two data packets inserted between the clock cycle interval, making follow-up treatment will not be discarded packet head<yang> 在 2024-10-11 上传 | 大小:1024 | 下载:0
[VHDL编程] infrared_receive
说明:接收解码用VHDL语言编写程序,在EDA实验板上实现解码,要求具有以下功能: (a)将一体化红外接收解调器的输出信号解码(12个单击键、6个连续键,单击键编号为7-18,连续键编码为1-6),在EDA实验板上用七段数码管显示出来; (b)当按下遥控器1—6号连续键时,在EDA实验板上用发光二极管点亮作为连续键按下的指示,要求遥控器上连续键接下时指示灯点亮,直到松开按键时才熄灭,用于区别单击键。 (c)EDA实验板上设置四个按<钟允> 在 2024-10-11 上传 | 大小:145408 | 下载:0
[VHDL编程] Verilog_ASystem(ADS2006A)
说明:Using Verilog-A in Advanced Design System,英文版的关于Verilog_A的相关介绍。-Using Verilog-A in Advanced Design System, the English version of introduction on the relevance of Verilog_A.<> 在 2024-10-11 上传 | 大小:189440 | 下载:0
[VHDL编程] maxmin
说明:一个自己编写的这次2008北京市电子竞赛VHDL源程序-I have written one of the 2008 competition in Beijing e-VHDL source<fspigfspig> 在 2024-10-11 上传 | 大小:1246208 | 下载:0
[VHDL编程] stampsalers
说明:本压缩包含有一个自动售邮票机,可以选择购买6角,8角的邮票。 可以投入1角,5角,1元的硬币,改程序可实现自动找零,所选邮票面值显示(对应二极管发光),投币不足可以退币-The compression contains a stamp vending machine, you can choose to buy 6 angle, angle of 8 stamps. Should be invested in one angle,<吴明星> 在 2024-10-11 上传 | 大小:1024 | 下载:0