[VHDL编程] FIFO

说明：512×8bid的FIFO 含工程文件，基于QUARTUs-512 × 8bid the FIFO with the project document, based on the QUARTUsII
<邵捷> 在 2024-11-19 上传 | 大小：4kb | 下载：0

[VHDL编程] beep

说明：实现beep发出1234567的音乐声音-beep 123456
<hhy> 在 2024-11-19 上传 | 大小：249kb | 下载：0

[VHDL编程] Verilog_PS2

说明：使用verilog，键盘输入，显示其扫描码在数码管上。-Using verilog, keyboard input, indicating its scanning code on the digital control.
<hhy> 在 2024-11-19 上传 | 大小：490kb | 下载：0

[VHDL编程] vrt

说明：Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。-Variable Reduction Testbench is a MATLAB module that allows the application of several methods for variable reduction based on correlation analysis
<宁宁> 在 2024-11-19 上传 | 大小：135kb | 下载：0

[VHDL编程] waveformGeneratorImplementationVHDLSourcecode

说明：基于可编程逻辑器件实现任意波形发生器VHDL源代码-Programmable logic device based on the arbitrary waveform generator implementation VHDL source code
<sxb> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] English-quartusii-Guide

说明：quartusii中文指南1设计输入2图表和原理图编辑器3支持的第三方工具-Designed quartusii English guide to one input 2 charts and 3 Schematic Editor supports third-party tools
<liujinhong> 在 2024-11-19 上传 | 大小：825kb | 下载：0

[VHDL编程] FPQ

说明：分频器的vhdl描述，在源代码中完成对时钟信号CLK的2分频,4分频,8分频,16分频-Divider vhdl descr iption of the source code at the completion of the CLK clock signal frequency of 2 hours, 4 minutes frequency, frequency of 8 hours, 16 minutes frequency
<LS> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] LEDVHDL

说明：LED控制VHDL程序与仿真，有源程序和仿真图，希望对大家有用-VHDL program LED control and simulation, there is source code and simulation map, useful for all of us hope
<崔> 在 2024-11-19 上传 | 大小：5kb | 下载：0

[VHDL编程] elcmusic

说明：电子琴设计的VHDL仿真，希望对大家有用，上面有源代码-Electronic organ VHDL design simulation, useful to all of us hope that the top source code
<崔> 在 2024-11-19 上传 | 大小：48kb | 下载：0

[VHDL编程] dianti

说明：电梯的VHDL设计，上面有源代码，希望对大家有用-VHDL elevator design, source code above, I hope useful for everyone
<崔> 在 2024-11-19 上传 | 大小：159kb | 下载：0

[VHDL编程] sell

说明：自动售卖机的设计，有源代码，希望对大家有用-Vending machine design, source code, in the hope that useful
<崔> 在 2024-11-19 上传 | 大小：140kb | 下载：0

[VHDL编程] altera

说明：在调试nios ii时，由于软件或者是环境的改变造成原先建好的工程不能正常使用，提供一点解释希望能有所帮助-when debugging Nios ii, or because of software changes in the environment are caused by the original construction of the project should not normally use, to provide a
<yushenghui> 在 2024-11-19 上传 | 大小：2kb | 下载：0