资源列表
[VHDL编程] rs_enc
说明:这是一个用VHDL编写的RS信道编码程序-This is a VHDL prepared with RS channel coding procedures<chenxiaoming> 在 2025-01-19 上传 | 大小:1kb | 下载:0
[VHDL编程] tcm_enc
说明:这是一个用VERILOG HDL 编写的TCM信道编码-This is a VERILOG HDL prepared with TCM channel coding<chenxiaoming> 在 2025-01-19 上传 | 大小:1kb | 下载:0
[VHDL编程] interleaver
说明:这是一个用VHDL编写的交织器程序,使用交织器能够使干扰由突发变成随机化-This is a prepared using VHDL interleaver, the use of interleaver enables interference by the sudden randomized into<chenxiaoming> 在 2025-01-19 上传 | 大小:1kb | 下载:0
[VHDL编程] conv_enc
说明:这是一个用VERILOG HDL编写的卷积码程序-This is a VERILOG HDL with the preparation of procedures for the convolutional codes<chenxiaoming> 在 2025-01-19 上传 | 大小:1kb | 下载:0
[VHDL编程] viterbi
说明:这是一个用VERILOG HDL语言编写的viterbi译码程序-This is a language VERILOG HDL by the viterbi decoding process<chenxiaoming> 在 2025-01-19 上传 | 大小:2kb | 下载:0