[VHDL编程] 2fsk

说明：对信号实现2FSK调制,2FSK就是用数字信号去调制载波的频率（移频键控），是信息传输中使用得较早的一种调制方式。它的主要优点是：实现起来较容易；抗噪声与抗衰减的性能较好；在中低速数据传输中得到广泛的应用。-the performance of 2FSK based on verilog
<莱茵夏> 在 2025-01-24 上传 | 大小：18kb | 下载：0

[VHDL编程] crc32

说明：crc循环冗余校验码，用于对传输信号进行编码校验，是信息更可靠-crc cyclic redundancy check code used to transmit coded signals to verify, the information is more reliable
<莱茵夏> 在 2025-01-24 上传 | 大小：78kb | 下载：0

[VHDL编程] Xilinx_TMR_XVRWARE_Library

说明：XVRWARE Library Xilinx Inc. The XVRWARE Synthesis library provides macros and synthesis examples for constructing TMR circuits in VHDL for the Virtex architecture
<楚南蛮> 在 2025-01-24 上传 | 大小：20kb | 下载：1

[VHDL编程] sdramcontrol

说明：达到时钟频率并发读写速度的SDRAM控制器核-Concurrent read and write speeds up the clock frequency of the SDRAM controller core
<chen> 在 2025-01-24 上传 | 大小：8kb | 下载：0

[VHDL编程] FrqDiv

说明：VerilogHDL语言编写的分频编序，在FPGA上调试通过-VerilogHDL language compilation of sub-frequency sequence, the FPGA debugging through
<iory> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_liujiao

说明：利用verilog语言设计实现8路FIR滤波-Using verilog Language Design and Implementation of 8-channel FIR filter
<juan> 在 2025-01-24 上传 | 大小：94kb | 下载：0

[VHDL编程] TimingConstraint

说明：xilinx公司提供的关于FPGA硬件设计的额时序约束参考资料-xilinx provided on the FPGA hardware design timing constraints of the amount of reference material
<juan> 在 2025-01-24 上传 | 大小：1.28mb | 下载：0

[VHDL编程] PCIBusDesign

说明：基于Verilog的PCI总线接口的设计及应用-Verilog-based PCI-bus interface design and application.
<juan> 在 2025-01-24 上传 | 大小：16.64mb | 下载：1

[VHDL编程] 4

说明：Visual Basic 编写的，为程序增加扫描功能-Written in Visual Basic, in order to increase the scanning process
<lang ge> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] VerilogHDL

说明：Verilog HDL__.rar 简要教程，很有用-Verilog HDL__.rar a brief tutorial, very useful
<李懿> 在 2025-01-24 上传 | 大小：602kb | 下载：0

[VHDL编程] mp3

说明：MP3解码器的VHDL源代码 ,很实用的，设计时可以参考 ，很罕见的完整MP3 decoder源码 -VHDL code for MP3 decoder
<融融> 在 2025-01-24 上传 | 大小：28kb | 下载：0

[VHDL编程] dianzibiao

说明：实现了简单的电子表功能，是24小时，用VHDL所编写的，quartus ii 7.2-To achieve a simple spreadsheet functions, is 24 hours, using VHDL prepared, quartus ii 7.2
<ad> 在 2025-01-24 上传 | 大小：122kb | 下载：0