[VHDL编程] Full_Adder

说明：Full Adder for Xilinx
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[VHDL编程] traffic

说明：Light traffic by xilinx
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[VHDL编程] BCD_sevenseg

说明：BCD seven segment by xilinx
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[VHDL编程] TLC5510

说明：VHDL实现对TLC5510的控制，带有signaltap仿真图-VHDL implementation of the TLC5510 control, with signaltap simulation diagram
<成天> 在 2025-02-04 上传 | 大小：2.93mb | 下载：0

[VHDL编程] flipflop

说明：FlipFlop VDHL by xilinx
<mohab> 在 2025-02-04 上传 | 大小：268kb | 下载：0

[VHDL编程] latch

说明：Latch VDHL by xilinx
<mohab> 在 2025-02-04 上传 | 大小：262kb | 下载：0

[VHDL编程] counter

说明：Ring Counter implemented in VHDL usign finite state machine design.
<slash> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC124

说明：采用verilog编写的高速串型AD采集芯片adc124驱动代码，占用le较少，效率高，目前我应用在较多产品上-Verilog prepared using high-speed string-type AD Acquisition chip adc124 driver code, occupation le small, high efficiency, the current I applied to more products
<chenwl> 在 2025-02-04 上传 | 大小：1kb | 下载：0

[VHDL编程] dac121

说明：采用verilog编写的高速串型DA芯片dac121驱动代码，占用le较少，效率高，目前我应用在较多产品上-Verilog prepared using high-speed string-type DA-chip dac121 driver code, occupation le small, high efficiency, the current I applied to more products
<chenwl> 在 2025-02-04 上传 | 大小：336kb | 下载：0

[VHDL编程] ds18b20

说明：单路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，直接输出结果。占用300个LE资源。-Single DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, direct output. Occupy 300 LE resources.
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[VHDL编程] ds18b20s4

说明：四路DS18B20的verilog HDL 代码，精度为1℃无须转换数据，根据输入地址改变直接输出结果。占用600个LE资源，相对于单路程序，更为精减-Four DS18B20 the verilog HDL code, and an accuracy of 1 ℃ without converting the data, enter the address change in accordance with the direct ou
<chenwl> 在 2025-02-04 上传 | 大小：433kb | 下载：0

[VHDL编程] ds18b20s16

说明：
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