[VHDL编程] MyDDS

说明：利用查找表法编写的DDS的verilog程序，节省了利用IP核实现需要的资源，软件为ISE，-Prepared using look-up table method of verilog DDS program, save the use of IP core implementation requires resources, software for the ISE,
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[VHDL编程] Walsh

说明：利用ISE编写的产生WALSH码的verilog程序，简单易懂，稍稍修改就可以产生出自己想的8 16 32 64位的WALSH码-Prepared using ISE verilog code generated WALSH procedures, easy to understand, a little modification can generate their own like the 8,16，32，64-bit code W
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[VHDL编程] Average

说明：利用ISE软件编写的求平均数的verilog程序，可以用来求平均数，用来对信号幅度的平均值进行计算-ISE software written request using the average of the verilog program can be used to seek the average used to calculate the average amplitude of the signal
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[VHDL编程] Kaifang

说明：利用ISE编写的实现开方功能的verilog程序，利用了CORDICIP核，可以完成开方功能-Prepared using ISE verilog program to achieve prescribing functions, using the CORDICIP nuclear, prescribing functions to be completed
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[VHDL编程] d-flip

说明：同步复位的D 触发器，该触发器有一个数据输入端D，时钟输入端CLK，清 零输入端CLR，数据输出端Q。CLR为1时，触发器复位-Synchronous reset D flip-flop, the flip-flop has a data input D, the clock input CLK, clear input CLR, the data output Q. CLR 1, the trigger reset
<wangminpeng> 在 2025-02-05 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDL

说明：VHDL语言程序设计及应用的源代码。包括2-12章的内容。内有一个应用实例：数字密码引爆器的设计。-VHDL language and application programming source code. Including the contents of Chapter 2-12. There are a practical example: the design of digital code detonator.
<deng wensi> 在 2025-02-05 上传 | 大小：62kb | 下载：0

[VHDL编程] traffic_light

说明：交通灯的实现，南北和东西行车，有通车剩余时间。有仿真图-Implementation of traffic lights, north-south and east-west road, there is the opening of the remaining time. A simulation map
<deng wensi> 在 2025-02-05 上传 | 大小：188kb | 下载：0

[VHDL编程] clock

说明：数字钟VHDL源程序，有仿真图，源代码-VHDL digital clock source, there are simulation plans, source code, etc.
<deng wensi> 在 2025-02-05 上传 | 大小：1.28mb | 下载：0

[VHDL编程] sin_generator

说明：Sin Generator. 16 points on period.
<Evgeny> 在 2025-02-05 上传 | 大小：1kb | 下载：0

[VHDL编程] reed_solomon_decoder_latest.tar

说明：reed solomon (204,188). in verilog.
<Evgeny> 在 2025-02-05 上传 | 大小：175kb | 下载：0

[VHDL编程] rs_dec_enc_latest.tar

说明：Reed-Solomon (255,251). in VHDL.
<Evgeny> 在 2025-02-05 上传 | 大小：90kb | 下载：0

[VHDL编程] my_reg

说明：D触发器，Verilog实现，配有实验说明文档。-D flip-flop, Verilog implementation, with experimental documentation.
<姚成富> 在 2025-02-05 上传 | 大小：847kb | 下载：0