[VHDL编程] 93317478verilog.HDL.examples

说明：hdl代码的相关应用，里面还附有相关实例和介绍说明 -hdl code related applications, which also introduced with examples and instructions related
<文石> 在 2025-02-06 上传 | 大小：184kb | 下载：0

[VHDL编程] keyscan_test

说明：针对机械式按键存在的抖动问题，用verilog HDL编写了一个采用防抖方案并对按键次数计数的模块，已经在ISE综合通过！-Keys exist for mechanical jitter, with verilog HDL prepared a program with anti-shake button and count the number of modules have been integrated by ISE!
<tyut> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] testbench

说明：altera 最新的CYCLONE IV的pci-e核的testbench，VHDL源程序。-altera latest CYCLONE IV of the pci-e core testbench, VHDL source code.
<greenpine> 在 2025-02-06 上传 | 大小：1.68mb | 下载：0

[VHDL编程] watchver_cr2

说明：Stopwatch example -Stopwatch example !!!!!
<Alejandra> 在 2025-02-06 上传 | 大小：59kb | 下载：0

[VHDL编程] vgaChars

说明：有关vhdl的硬件实现VGA设计的代码。 -This is a tutorial on how to create proper 640x480 vga output using the altera UP2 development board.
<shijianke> 在 2025-02-06 上传 | 大小：95kb | 下载：0

[VHDL编程] DE2_TV

说明：友晶公司DE2开发板的TV示例完整源代码 FPGA Cyclone-Friends of the crystal of TV company DE2 development board complete source code for FPGA CycloneII sample
<caizuhong> 在 2025-02-06 上传 | 大小：3.89mb | 下载：0

[VHDL编程] mWdB

说明：毫瓦和对数转换算法，这个算法以及申请专利。本实施列可以给大家共享-mWToDb
<huang> 在 2025-02-06 上传 | 大小：268kb | 下载：0

[VHDL编程] DE2_LCM_CCD

说明：DE2开发板上用DC2模块和LCM模块实现的数字照相机源代码-DE2 development board with the module and the LCM module DC2 Digital Camera Source
<caizuhong> 在 2025-02-06 上传 | 大小：335kb | 下载：1

[VHDL编程] clock

说明：数字钟 用VHDL 编写，内含QUARTUSII软件-digital clock
<王芳> 在 2025-02-06 上传 | 大小：12.89mb | 下载：0

[VHDL编程] 8jiafaqi

说明：利用此程序可以实现8位超前进位加法器的功能-This program can be used 8-bit look-ahead adder function
<天天> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog135instance

说明：与Verilog HDL 程序设计教程配合使用，是初学者堆程序有更深的了解-And Verilog HDL programming tutorial with the use of beginners have a better understanding of the heap program
<天天> 在 2025-02-06 上传 | 大小：111kb | 下载：0

[VHDL编程] VerilogHDL

说明：Verilog HDL设计要点在前面学习的基上， 通过本章十个阶段的练习，能逐步掌握Verilog HDL 设计的要点。可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。-Verilog HDL design points in the previous study based on ten stages of practice by this chapter, can gradu
<黄小波> 在 2025-02-06 上传 | 大小：210kb | 下载：0