[VHDL编程] static_pll

说明：介绍如何使用ProASIC3/E的Static PLL，从例化到下载测试的整个过程。-Describes how to use the ProASIC3/E of the Static PLL, to download the test from the cases of the whole process.
<pudn_de8> 在 2025-02-06 上传 | 大小：1.84mb | 下载：0

[VHDL编程] two_port_ram

说明：介绍如何使用ProASIC3/E的Two Port RAM，从例化到下载测试的整个过程。-Describes how to use the ProASIC3/E of Two Port RAM, to download the test from the cases of the whole process.
<pudn_de8> 在 2025-02-06 上传 | 大小：1.55mb | 下载：0

[VHDL编程] dianlucheshi

说明：100列VHDL的开发实例，用于FPGA的初学者-100 examples of VHDL development, for beginners
<刘明> 在 2025-02-06 上传 | 大小：2.95mb | 下载：0

[VHDL编程] finished369phase1

说明：phase 1 of mips computer architecture
<coca> 在 2025-02-06 上传 | 大小：5kb | 下载：0

[VHDL编程] vhdl_source

说明：函数发生器VHDL语言实现递增，递减锯齿波，方波，正弦波，阶梯波的实现-VHDL， function ,delta, sin, ladder ,isaw dsaw
<小花> 在 2025-02-06 上传 | 大小：4kb | 下载：0

[VHDL编程] vhdlExamples

说明：VHDL 设计模块 例程 若干个 -several examples of VHDL design~~~~~~~~~~~
<王淼> 在 2025-02-06 上传 | 大小：23kb | 下载：0

[VHDL编程] fpga

说明：基于EasyFPGA030的模拟开小车的设计和模拟乒乓比赛设计。-To open car simulation based on EasyFPGA030 design and simulation table tennis game design.
<pudnhh> 在 2025-02-06 上传 | 大小：1.25mb | 下载：0

[VHDL编程] fpga1

说明：基于EasyFPGA030的直流电机控制电路设计和四位数字密码锁。-DC Motor Control Based on EasyFPGA030 circuit design and four-digit combination lock.
<pudnhh> 在 2025-02-06 上传 | 大小：1.21mb | 下载：0

[VHDL编程] fpga2

说明：基于EasyFPGA030的波形发生器设计和串口接收显示设计。-The waveform generator based on EasyFPGA030 serial receiver design and display design.
<pudnhh> 在 2025-02-06 上传 | 大小：1.1mb | 下载：0

[VHDL编程] ActelFPGA_PCI

说明：本文档介绍通过 Actel Flash 的FPGA 来实现PCI 的桥接芯片的功能。-This document describes the FPGA by Actel Flash to achieve PCI bridge chips.
<pudnhh> 在 2025-02-06 上传 | 大小：235kb | 下载：0

[VHDL编程] ADC_TLC549

说明：TLC549的VHDL驱动源码 已测试通过的TLC549的驱动源码 有转换使能和转换完毕标志-TLC549 the VHDL source code has been test driving the driving source through the TLC549 has converted to energy and the conversion complete flag
<123> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] clkdiv

说明：占空比可调 分频系数 都可随意设定的分频器，语言为Verilog HDL-Duty cycle factor can be freely adjustable frequency divider set the language for the Verilog HDL
<123> 在 2025-02-06 上传 | 大小：1kb | 下载：0