[VHDL编程] TheCircuitDesignersCompanion

说明：The Circuit Designers Companion book
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[VHDL编程] uart16750_latest.tar

说明：UART 16750 VHDL core
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[VHDL编程] baudgen_latest.tar

说明：Baud rate generator for UART
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[VHDL编程] muart_latest.tar

说明：vhdl minimal uart core
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[VHDL编程] fifouart_latest.tar

说明：vhdl fifo uart core datasheet
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[VHDL编程] yanu_latest.tar

说明：YANU yet another vhdl uart core
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[VHDL编程] adder16_2

说明：16位2级流水线加法器的Verilog设计-16 2 pipeline adder Verilog Design
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[VHDL编程] ade

说明：用VERILOG HDL 语言实现一个8位串行乘法器-VERILOG HDL language with an 8-bit serial multiplier
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[VHDL编程] mult_addtree

说明：用VERILOG HDL 语言实现一个4位的流水线乘法器-VERILOG HDL language with a 4-bit pipelined multiplier
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[VHDL编程] cmultip

说明：用VERILOG HDL 实现节省乘法器的16位复数乘法器-With VERILOG HDL achieve savings of 16-bit complex multiplier multiplier
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[VHDL编程] TheVerilogHDLThirdeEdition

说明：第三版的Verilog HDL 硬件描述语言-The Verilog HDL Thirde Edition
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[VHDL编程] divider

说明：用VERILOG实现一个被除数为8位、除数为4位的高效除法器-With VERILOG implement a dividend for the 8-bit, 4-bit effective divisor divider
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