[VHDL编程] interweave_1

说明：用VHDL语言编写的实现交织编码和解交织功能的代码。交织采用按行写入，按列读出的方法实现。主要包括：信源信号产生（20位的m序列），交织器，解交织器。为实现流水线的操作，采用了两个交织器和两个解交织器，当一个写入数据的时候，另一个读出数据。-Implementation using VHDL language features Interleaved Coded deinterleave code. Intertwined with b
<李修函> 在 2025-02-13 上传 | 大小：36kb | 下载：0

[VHDL编程] dualslope_digit

说明：双斜率模数转换器的数字时序控制部分,可以综合-dualslope digital timing control circuits
<king> 在 2025-02-13 上传 | 大小：2kb | 下载：0

[VHDL编程] FIR

说明：FIR滤波器的算例，希望能对大家有帮助~-FIR filter example, I hope you can help ~
<王道> 在 2025-02-13 上传 | 大小：21kb | 下载：0

[VHDL编程] Hamming_decoder-1

说明：this program does something im not sure what but all i want is to get into the damn site thank you
<therock5591> 在 2025-02-13 上传 | 大小：200kb | 下载：0

[VHDL编程] sinbo

说明：基于quartus II的正弦波发生器，可调频率相位，用其时序仿真即可显示，分模块设计的。有sin。mif文件.-Based quartus II of the sine wave generator, adjustable frequency and phase, with the timing simulation can show that sub-module design. A sin. mif file.
<liyu> 在 2025-02-13 上传 | 大小：972kb | 下载：0

[VHDL编程] fir

说明：真正意思上的fir滤波器课程设计，基于quartus II9.0的vhdl代码。有原理图输入和例化元件-The real meaning of the fir filter design program, based on quartus II9.0 the vhdl code. A schematic of components and cases
<liyu> 在 2025-02-13 上传 | 大小：1.37mb | 下载：0

[VHDL编程] VHDL

说明：一本很好的vhdl教程，适合所有初学者，是一本值得珍藏的好资料-A very good vhdl tutorial, suitable for all beginners, is a worthy collection of good information
<胡飞> 在 2025-02-13 上传 | 大小：11.64mb | 下载：0

[VHDL编程] s

说明：本文介绍ModelSim SE的最基本用法 本 文介绍ModelSim SE的最基本用法 -This article describes the basic usage of ModelSim SE ModelSim SE article describes the basic usage of this article describes the most basic usage of ModelSim SE
<一句才> 在 2025-02-13 上传 | 大小：117kb | 下载：0

[VHDL编程] homebook

说明：家庭生活实用技巧全书家庭生活实用技巧全书-home book
<netggmm> 在 2025-02-13 上传 | 大小：53.73mb | 下载：0

[VHDL编程] DS18B20Verilog

说明：温度传感器DS18B20的Verilog驱动程序希望对大家有所提示和帮助-Verilog
<张超> 在 2025-02-13 上传 | 大小：3kb | 下载：0

[VHDL编程] subtractor

说明：Verilog source code for full subtractor module build with predefined nor gates.
<CRC PUCMG> 在 2025-02-13 上传 | 大小：1kb | 下载：0

[VHDL编程] subtractor2

说明：Verilog full subtractor module and tests build with a half subtractor made with predefined nand gates.
<CRC PUCMG> 在 2025-02-13 上传 | 大小：1kb | 下载：0