[VHDL编程] vhdlcodes1

说明：vhdl programs for 4 bit ripple carry adder in structural and behavioural modelling
<mohankrrishna> 在 2025-05-01 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdlcodes2

说明：VHDL coding for a 4 bit comparator in structural and behavioural modelling.
<mohankrrishna> 在 2025-05-01 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdlcodes3

说明：VHDL coding for 2 to 4 decoder in dataflow modelling and for 4 bit parity checker in behavioural and for 3 bit parity generator in behavioural.
<mohankrrishna> 在 2025-05-01 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdlcodes4

说明：VHDL coding for 4X1 mux in behavioural modelling and for 16X1 mux in structural modelling.
<mohankrrishna> 在 2025-05-01 上传 | 大小：1kb | 下载：0

[VHDL编程] SDRAM

说明：对SDRAM的介绍非常详细，里面有很多对SDRAM的程序控制模块的设计。-Very detailed presentation on the SDRAM, which has many of the SDRAM of the process control module.
<魏大胜> 在 2025-05-01 上传 | 大小：22.43mb | 下载：0

[VHDL编程] ControllingElevatorbyFPGACode.txt

说明：This code is talk about how to programming FPGA to control Elevator.
<N> 在 2025-05-01 上传 | 大小：3kb | 下载：0

[VHDL编程] DDS__FPGA

说明：基于FPGA的DDS信号发生器设计，包含Quartus 的工程，打开即可使用，Verilog 语言编写！-The DDS signal generator based on FPGA design, including the Quartus project, open to use, Verilog language! 朗读 显示对应的拉丁字符的拼音 字典- 查看字典详细内容
<小何> 在 2025-05-01 上传 | 大小：90kb | 下载：0

[VHDL编程] lab1code

说明：时钟，可正计数，反记数，每分钟提示一次.时钟通过计数器实现，优化实现进位-a clock which can count on and count off. remain very minute
<慧子> 在 2025-05-01 上传 | 大小：8kb | 下载：0

[VHDL编程] chap2_encode

说明：FPGA学习例程-VHDL语言实现的编码器-FPGA Encoder learning routines-vHDL
<zeven> 在 2025-05-01 上传 | 大小：201kb | 下载：0

[VHDL编程] chap3_adder

说明：FPGA学习资料-VHDL语言实现的加法器-FPGA implementation of learning materials-VHDL Adder
<zeven> 在 2025-05-01 上传 | 大小：245kb | 下载：0

[VHDL编程] chap5_voter5

说明：FPGA学习资料-VHDL语言实现的表决器-FPGA-VHDL language learning materials in the voting machine
<zeven> 在 2025-05-01 上传 | 大小：331kb | 下载：0

[VHDL编程] chap8_CntStep

说明：FPGA学习资料-VHDL语言实现的计数器-FPGA-VHDL language learning materials counter
<zeven> 在 2025-05-01 上传 | 大小：291kb | 下载：0