[VHDL编程] FAQ_DDS

说明：FAQ about the using of DDS
<shark> 在 2025-02-24 上传 | 大小：616kb | 下载：0

[VHDL编程] i2c

说明：该压缩包包含了i2c core设计所需的详细时序说明书以及用verilog编写的core的源代码、仿真模块。-The archive contains the i2c core design specifications required for the detailed timing and preparation of the core with the verilog source code, the simulation mod
<jinyongchen> 在 2025-02-24 上传 | 大小：4.21mb | 下载：0

[VHDL编程] ByVHDL

说明：示波器的VHDL，內為繁體中文，可能需要有支援的才能看內容，希望對大家有幫助。-Oscilloscope VHDL, in Traditional Chinese, may need support to look at the content, we want to help.
<bolinjian> 在 2025-02-24 上传 | 大小：223kb | 下载：0

[VHDL编程] AND1NV.jpg

说明：该输出（OUT1）是输入产品（负和POS）-The output(out1) is the product of input(neg and pos)
<jimmy> 在 2025-02-24 上传 | 大小：14kb | 下载：0

[VHDL编程] fulladder

说明：vhdl code for full adder program using libero software.
<swap> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 3-input_majority_detector

说明：这是一个3输入多数探测器.它有3个输入（A，乙，丙）和1个输出（Y）-This is a 3 input majority detector.It have 3 input(a,b,c) and 1 output(y)
<jimmy> 在 2025-02-24 上传 | 大小：17kb | 下载：0

[VHDL编程] user-guide

说明：xilinx用户指南for ML505/ML506/ML507-User Guide
<portia> 在 2025-02-24 上传 | 大小：765kb | 下载：0

[VHDL编程] 01269753

说明：Biometric IEEE paper1
<sakthisanmuga> 在 2025-02-24 上传 | 大小：686kb | 下载：0

[VHDL编程] mcu-fpga

说明：目录 FPGA & MCU 开发板介绍 实验1 QuartusII 软件应用 实验2 Keil C51 应用 实验3 字符型LCD YM1602 的应用 实验4 带字库的中文LCD YM12864 的应用 实验5 时钟芯片DS1302 的应用 实验6 I2C 总线器件AT24C64 的应用 实验7 数字温度传感器的应用 实验8 行列式键盘 实验9 硬件电子琴的设计 实验10 AD 与DA 的使
<lyy> 在 2025-02-24 上传 | 大小：1.56mb | 下载：0

[VHDL编程] foundatonise

说明：WATCHVER is a top level Verilog type project of a Stop Watch. DESIGN TYPE: Foundation ISE (chip V50 BG256 -6) -WATCHVER is a top level Verilog type project of a Stop Watch. DESIGN TYPE: Foundat
<SEEDSTART> 在 2025-02-24 上传 | 大小：121kb | 下载：0

[VHDL编程] ModelsimVHDLWatch

说明：This tutorial is a part of a series of tutorials provided by Xilinx to lead the user through the Xilinx FPGA Design Flow. This archive contains the necessary design files to perform the tutorial.-This tutorial is a p
<SEEDSTART> 在 2025-02-24 上传 | 大小：180kb | 下载：0

[VHDL编程] adder1

说明：此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ，有广泛的应用，比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with t
<王柔毅> 在 2025-02-24 上传 | 大小：1kb | 下载：0