[VHDL编程] 参考例程_Verilog例程

说明：很多Verilog语言程序可以实现很多的功能。有详细的例程和讲解PDF。(Many Verilog language programs can implement many functions. There are detailed routines and explanations PDF.)
<阿呆233 > 在 2024-11-17 上传 | 大小：21.76mb | 下载：0

[VHDL编程] CCD_Array

说明：Interface TCD1209DG with Altera FPGA and transfer image data to PC via USB using USB FX2 Slave FIFO mode, Only FPGA code included.
<muralidh > 在 2024-11-17 上传 | 大小：3.17mb | 下载：0

[VHDL编程] smg

说明：这是一款基于Altera FPGA的数码管显示软件，已经调试通过。(This is a Altera based FPGA digital display software, has been debugging through.)
<JaneHe > 在 2024-11-17 上传 | 大小：3.35mb | 下载：0

[VHDL编程] tpmui

说明：It describes the application of load forecasting, Chaos indicator for Lyapunov index calculation, Ensure accurate communication is learning a good helper.
<joufiesaogai > 在 2024-11-17 上传 | 大小：9kb | 下载：0

[VHDL编程] LCD1602

说明：1602程序，适用于FPGA/VHDL对于LCD1602液晶屏的控制。(1602 program, apply to FPGA/VHDL for LCD1602 LCD screen control.)
<Qvital > 在 2024-11-17 上传 | 大小：11kb | 下载：0

[VHDL编程] verilog

说明：moore逻辑实现，用verilog完成，在multisim上完成(moore logic realization)
<rby945 > 在 2024-11-17 上传 | 大小：89kb | 下载：0

[VHDL编程] PWM

说明：通过设置时钟实现脉冲宽度调制的verilog代码及测试(By setting the clock to achieve pulse width modulation of the Verilog code and test)
<老虎szjwl > 在 2024-11-17 上传 | 大小：152kb | 下载：0

[VHDL编程] chenjingtwo

说明：全加器LED点亮的原理是，根据LED硬件电路接法给相应的端口高电平或者低电平即可点亮。(LED light principle is, according to the LED hardware circuit connection to the corresponding port, high or low level can light.)
<可编程逻辑 > 在 2024-11-17 上传 | 大小：362kb | 下载：0

[VHDL编程] seiqinglao

说明：Optimization class contains several simple sample programs, MIMO OFDM matlab simulation, Includes the modulation, demodulation, signal to noise ratio calculation.
<biubingfao > 在 2024-11-17 上传 | 大小：5kb | 下载：0

[VHDL编程] encoder

说明：基于1553B 模块 decoder 程序(decode_1553b_model.v)
<雷力风神 > 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdl

说明：10秒计数器模块ＶＨＤＬ源程序，在FPGA中实现计数器功能(10 seconds counter module VHDL source code, in FPGA realize counter function)
<cainiaolaoda > 在 2024-11-17 上传 | 大小：1.25mb | 下载：0

[VHDL编程] clk1hz

说明：工程上常用到的1Hz的时钟信号，采用VHDL语言来编写的(1Hz clock signals commonly used in engineering, the use of VHDL language to write)
<时光流转 > 在 2024-11-17 上传 | 大小：389kb | 下载：0