[VHDL编程] forwarding

说明：浙江大学体系结构实验课代码，5级流水线实现旁路和停顿-5-stage pipeline to achieve realization of the bypass pipeline bypass pause 5 pause
<crystal> 在 2025-03-26 上传 | 大小：2.97mb | 下载：0

[VHDL编程] exp8

说明：浙江大学体系结构实验课代码 实现5级流水线带有停顿，旁路和控制竞争的处理。-Experimental Architecture, Zhejiang University course code with a pause 5-stage pipeline, bypassing the treatment and control of competition.
<crystal> 在 2025-03-26 上传 | 大小：3.07mb | 下载：0

[VHDL编程] VHDL5.2

说明：In this report the design, implementation and testing of a Combination State Lock Machine from the given information, all of the design steps will be carried out using altera Max Plus II software package.
<zyad> 在 2025-03-26 上传 | 大小：239kb | 下载：0

[VHDL编程] vga_time

说明：vga时序图的verilog代码，可以完成vga的时序要求和作用-vga_time verilog code
<杨庆华> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] ssram-and-tesebench

说明：实现一个256x8的同步静态存储器SSRAM，用硬件描述语言Verilog写的，同时谢了测试程序-it realized a 256x8 SSRAM,writen by Hardware descr iption language Verilog ,and include the testbench.
<李柏祥> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_ADC_reference

说明：一种ADC+VGA的参考设计文档 AD8331+AD9215-An ADC+ VGA reference design document AD8331+ AD9215
<wela> 在 2025-03-26 上传 | 大小：295kb | 下载：0

[VHDL编程] mypro_synfifo

说明：基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE-RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE
<Hurley> 在 2025-03-26 上传 | 大小：1.22mb | 下载：0

[VHDL编程] EPM7032

说明：本文介绍一种用Altera公司的可编程逻辑器件EPM7032，在MAX＋PlusⅡ开发环境下采用VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。 -VHDL语言以及ByteBlaster在线可编程技术来实现自动交通控制系统的方法。该设计中采用的自顶向下的设计方法同样适用于复杂数字系统的设计。
<望先生> 在 2025-03-26 上传 | 大小：77kb | 下载：0

[VHDL编程] a-new-digital-PLL

说明：基于FPGA实现的一种新型数字锁相环设计。该设计是用VHDL来实现的，个人觉得不错，所以传上来和大家分享-FPGA-based implementation of a new digital PLL design. The design is to use VHDL to implement the individual feels good, so come and share transfer
<recochun> 在 2025-03-26 上传 | 大小：177kb | 下载：0

[VHDL编程] Four-multipliers-with-VHDL-

说明：用VHDL实现四位乘法器，不直接用乘法实现。该代码思路清晰，希望可以帮助到大家！-Four multipliers with VHDL implementation, not directly with the multiplication implementation. The code is clear thinking, I hope to help to you!
<recochun> 在 2025-03-26 上传 | 大小：1kb | 下载：0

[VHDL编程] h_adder_hdl

说明：利用HDL语言编写的半加器，已经通过本人仿真验证，对于初学都很有帮助。-Written by HDL half adder, has passed my simulation, are very helpful for beginners.
<喻杰> 在 2025-03-26 上传 | 大小：218kb | 下载：0

[VHDL编程] mycompare

说明：利用HDL语言编写的8位比较器，已经通过本人仿真验证，对于初学都很有帮助。-HDL languages ​ ​ use 8-bit comparator, has passed my simulation, are very helpful for beginners.
<喻杰> 在 2025-03-26 上传 | 大小：113kb | 下载：0