[VHDL编程] DataCycle

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
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[VHDL编程] PipelineSim

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report
<zzh> 在 2025-03-04 上传 | 大小：67kb | 下载：0

[VHDL编程] PIPELINE

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report
<zzh> 在 2025-03-04 上传 | 大小：8.32mb | 下载：0

[VHDL编程] PipelineCPU

说明：一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report
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[VHDL编程] daima

说明：8位MCU MCU（Micro Computer Unit）中文名称为单片机，也称为单片微型计算机-8-bit MCU MCU (Micro Computer Unit) Chinese name for the microcontroller, also known as single-chip microcomputer
<zzh> 在 2025-03-04 上传 | 大小：1.8mb | 下载：0

[VHDL编程] CXT

说明：通过调用半加器模块，实现全加器设计，含测试代码，通过验证-By calling the module of the half adder full adder design, with test code, by verifying
<ct> 在 2025-03-04 上传 | 大小：189kb | 下载：0

[VHDL编程] light

说明：VHDL实现交通灯，内含分频模块，转换模块，LCD显示模块，板子上通过验证-VHDL traffic light contains frequency module, conversion module, LCD display module, the board verified
<ct> 在 2025-03-04 上传 | 大小：683kb | 下载：0

[VHDL编程] I2C-peizhi

说明：利用i2c配置adv7180 将模拟信号转成数字信号bt656-i2c configuration adv7180
<ALVA> 在 2025-03-04 上传 | 大小：16kb | 下载：0

[VHDL编程] 2364.DeSerTSW1250_v2p02

说明：TSW1250 code verilog code
<ashok> 在 2025-03-04 上传 | 大小：4.34mb | 下载：1

[VHDL编程] VHDL_Snake_Game

说明：在FPGA开发板上用VHDL语言实现了贪吃蛇游戏，开发软件为quartus 2.这是详细的实验报告，包括源码-Snake game with VHDL FPGA development board, software development quartus 2 This is a detailed experimental report, including the source
<李守宪> 在 2025-03-04 上传 | 大小：2.04mb | 下载：0

[VHDL编程] digital-clock

说明：Digital clock using vhdl By. Drmody
<Mody> 在 2025-03-04 上传 | 大小：11kb | 下载：0

[VHDL编程] Frequency

说明：频率计，用verilog编写。语言简洁易懂。-Frequency counter, written in verilog.
<王赢之> 在 2025-03-04 上传 | 大小：1.55mb | 下载：0