[VHDL编程] sin

说明：正弦波信号发生器,包含源设计文件和ModelSim仿真的整个工程文件。-asin wave generator， Design files and the modelsim project files are included.
<qinjing> 在 2025-02-25 上传 | 大小：1.74mb | 下载：0

[VHDL编程] VGA_ok

说明：VGA彩条信号发生器的设计。包含Quartus II 工程的所有内容。-Design of VGA color signal generator. including all the content of the quartus II project.
<qinjing> 在 2025-02-25 上传 | 大小：146kb | 下载：0

[VHDL编程] matrice_acquisizione

说明：for acquiring data from cam OV7670 and store in matrix
<mik1423> 在 2025-02-25 上传 | 大小：26kb | 下载：0

[VHDL编程] jiaotong

说明：用xilinx的spartan3做的红绿交通灯，带有夜间模式-With of xilinx spartan3 do red and green traffic lights with night mode
<赖宗普> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] music

说明：用Verilog HDL编写的音乐彩灯程序-Music Lantern program written using Verilog HDL
<wenyangzeng> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] ddss

说明：基于DDS技术和ROM压缩技术的正弦波信号发生器,具有更高的精度和更好的频谱特性。文件中包含设计源文件和Modelsim工程中的所有内容-sine wave signal generator ROM based on DDS technology and compression technology, with a greater precision and better spectrum. File contains all of t
<qinjing> 在 2025-02-25 上传 | 大小：1.73mb | 下载：0

[VHDL编程] uart

说明：以电原理图为顶层， 设计一个异步通信接收器，波特率为19200，接收的数据为学号，并在开发板上用数码管显示。-Electrical Schematic diagram for the top layer, design an asynchronous communication receivers,the baud rate is 19200, the received data is the student numbers,displ
<YK97> 在 2025-02-25 上传 | 大小：781kb | 下载：0

[VHDL编程] table_tennis

说明：一个模拟乒乓球游戏的Verilog HDL程序-A simulation table tennis game Verilog HDL program
<*宇> 在 2025-02-25 上传 | 大小：1.62mb | 下载：0

[VHDL编程] taxi

说明：基于顶层模块用Verilog HDL设计的出租车计费系统，4位精度-Based on the top module use Verilog HDL design taxi billing system, four accuracy
<*宇> 在 2025-02-25 上传 | 大小：2.59mb | 下载：0

[VHDL编程] 2402-dld

说明：Multisim® is a schematic capture, simulation, and programmable logic tool used by college and university students in their course of study of electronics and electrical engineering. Multisim is widely regarded as an
<mukunda> 在 2025-02-25 上传 | 大小：63kb | 下载：0

[VHDL编程] miaobiao

说明： 它具有计时功能。此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时，再次按下start键后， 暂停计时，秒表显示内容闪烁。 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。-It has a timer function. This stopwatch has two buttons (reset, start) reset button is p
<张远辉> 在 2025-02-25 上传 | 大小：1.3mb | 下载：0

[VHDL编程] clk_dly

说明：用于信息传输时的时钟延时程序，可根据使用情况修改部分内容。-choose a person for a job； make use of personnel； need hands
<李文> 在 2025-02-25 上传 | 大小：1kb | 下载：0