[VHDL编程] qsys_design

说明：altera Qsys使用说明，陪了一个简单的例子，供参考-the altera Qsys Instructions accompany a simple example, for reference
<wyzg> 在 2025-02-25 上传 | 大小：442kb | 下载：0

[VHDL编程] anolog_conversion.rar

说明：analog to digital data conversion using vhdl,analog to digital data conversion using vhdl
<sakthivel.p> 在 2025-02-25 上传 | 大小：2kb | 下载：0

[VHDL编程] priority_data_encoder_vhd.zip

说明：priority data encoder,priority data encoder
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[VHDL编程] serial_in_vhd_data_conversion.

说明：signal data conversion,signal data conversion
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[VHDL编程] batch-26.rar

说明：IMPLEMENTATION OF SOME VHDL AND VERILOG PROGRAM IN FPGA.,IMPLEMENTATION OF SOME VHDL AND VERILOG PROGRAM IN FPGA.
<sugu> 在 2025-02-25 上传 | 大小：554kb | 下载：0

[VHDL编程] sipo_vhd.zip

说明：serial in parallel out using vhdl,serial in parallel out using vhdl
<sakthivel.p> 在 2025-02-25 上传 | 大小：2kb | 下载：0

[VHDL编程] control_pipeline.zip

说明：Verilog components for a pipelined cpu simulation,Verilog components for a pipelined cpu simulation
<Aria> 在 2025-02-25 上传 | 大小：4kb | 下载：0

[VHDL编程] uart-from-opencores.rar

说明：urat from serial to parallel ,urat from serial to parallel
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[VHDL编程] Pipeline-2.zip

说明：Pipeline processor verilog components ,Pipeline processor verilog components
<Aria> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] Pipeline-3.zip

说明：Verilog codes for pipelined processor,Verilog codes for pipelined processor
<Aria> 在 2025-02-25 上传 | 大小：3kb | 下载：0

[VHDL编程] adio_encoser_and_decoder.zip

说明：digital audio conversion logic,digital audio conversion logic
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[VHDL编程] SingleCycleCPU.zip

说明：A complete single cycle cpu written in verilog. (Including test modules),A complete single cycle cpu written in verilog. (Including test modules)
<Aria> 在 2025-02-25 上传 | 大小：16kb | 下载：0