[VHDL编程] sine-wave

说明：spartan-3an sine wave 波形通过dac显示 可改变sweep rate -spartan-3an sine wave based on VHDL
<BilleJoe> 在 2025-02-12 上传 | 大小：1.13mb | 下载：0

[VHDL编程] uart

说明：利用verilog实现与uart的通信，uart接口-uart interface realize
<Mike> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] data_convert

说明：二进制码变换设计，完整的设计工程文件在data_convert文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder
<xiebaiyuan> 在 2025-02-12 上传 | 大小：1.86mb | 下载：0

[VHDL编程] counter

说明：四位计数器设计，完整的设计工程文件在counter文件夹下-Binary code conversion design, complete design engineering files in data_convert file folder...
<xiebaiyuan> 在 2025-02-12 上传 | 大小：1.09mb | 下载：0

[VHDL编程] multiplier_ip

说明：基于IP核的乘法器设计，完整的设计工程文件在multiplier_ip文件夹下-IP-based core multiplier design, complete design engineering file multiplier_ip file folder
<xiebaiyuan> 在 2025-02-12 上传 | 大小：3.3mb | 下载：0

[VHDL编程] Verilog-coding-style-in-asic-design

说明：该文档描述了ASIC芯片设计的verilog编程规范，这对芯片的正常流片极重要。-This document describes the verilog coding style in asic design.
<江豪> 在 2025-02-12 上传 | 大小：164kb | 下载：0

[VHDL编程] asyn_fifo_bk

说明：该verilog代码位手动编写的异步fifo。-This code is manually generated asychronous fifo.
<江豪> 在 2025-02-12 上传 | 大小：3.1mb | 下载：0

[VHDL编程] multiply_shift_add

说明：基于移位相加运算的乘法器设计，完整的设计工程文件在multiply_shift_add文件夹下-Multiplier design based on shift and add operations, complete design engineering file multiply_shift_add file folder
<xiebaiyuan> 在 2025-02-12 上传 | 大小：1.43mb | 下载：0

[VHDL编程] divider

说明：基于移位相减运算的除法器设计，完整的设计工程文件在divider文件夹下-Based on the shift subtraction divider design, complete design project file divider file folder
<xiebaiyuan> 在 2025-02-12 上传 | 大小：1.27mb | 下载：0

[VHDL编程] cmosmt9m001_model

说明：该verilog程序是型号为mt9m001的cmos图像传感器的仿真模型，能够输出频率为30Hz不同分辨率的图像。-This code is the simulation model of mt9m001 cmos sensor,it can output 30Hz and different resolution figure.
<江豪> 在 2025-02-12 上传 | 大小：5kb | 下载：0

[VHDL编程] canbus

说明：此例参照SJA1000CAN通信控制器，通过CAN总线控制器完成CAN总线的通信协议。所传文件为CAN总线的VERILOG代码。-This reference SJA1000CAN communication controller, to complete the communication protocol of CAN bus through the CAN bus controller. The transfer document
<张彦钦> 在 2025-02-12 上传 | 大小：1.05mb | 下载：0

[VHDL编程] frenq

说明：用于等精度频率计测量程序,可下载至FPGA,或CPLD芯片中-Used for other precision frequency measurement procedures
<董德勇> 在 2025-02-12 上传 | 大小：7kb | 下载：0