资源列表
[VHDL编程] Lab2_Part2
说明：converts a 4-bit binary code to 2-digital BCD code in verilog code. Implements on educational kit Altera MAX7000s EPM7128SLC84-7.<Henna Tan> 在 2025-02-08 上传 | 大小：110kb | 下载：0
[VHDL编程] 436394195AlteraFPGA
说明：FPGA开发板原理图，飓风二代FPGA学习板电路图、封装库-FPGA development board schematics, Hurricane II FPGA board Schematic Library<邓辉超> 在 2025-02-08 上传 | 大小：1.64mb | 下载：0
[VHDL编程] integrative-concept
说明：本书是有关verilog语言整合的概念，是verilog语言梳理条理的精华所在，推荐一读。-This book is about the concept of integration verilog language, verilog language is the essence of organized combing is recommended reading.<陈波> 在 2025-02-08 上传 | 大小：4.2mb | 下载：0
[VHDL编程] verilog-Literacy
说明：顾名思义，本文是对verilog初学者的一篇扫盲文。内容简单易懂，让你充满了对学习的兴趣。-As the name implies, this is a beginner literacy verilog text. Content easy to understand, so you are full of interest in learning.<陈波> 在 2025-02-08 上传 | 大小：3.18mb | 下载：0
[VHDL编程] DE2_CAMERA
说明：基于DE2实验开发平台的CMOS相机图像采集程序。-DE2 board CMOS camera image acquisition program.<xigua> 在 2025-02-08 上传 | 大小：4.79mb | 下载：0
[VHDL编程] VGA_Display
说明：基于VGA接口的Verilog语言程序，包括VGA接口时序控制以及图案生成模块。-VGA interface based on Verilog language program, including VGA interface timing control, and pattern generation module.<xigua> 在 2025-02-08 上传 | 大小：206kb | 下载：0
[VHDL编程] shuzizhong
说明：实现数字钟设置与查看 秒表 以及闹钟设置与查看-Digital clock stopwatch and alarm clock<曾昶畅> 在 2025-02-08 上传 | 大小：2.04mb | 下载：0
[VHDL编程] VGA-RefComp
说明：在开发板Basys2中实现VGA接口设计，该设计在Basys2开发平台中测试过，没有问题-Implemented in the development board Basys2 VGA interface design, which in Basys2 development platform tested, there is no problem<xiao> 在 2025-02-08 上传 | 大小：108kb | 下载：0
[VHDL编程] ml605_FMC_Si570_Prog_rdf0047_13.4_c
说明：该源码是基于xilinx ml605开发板扩展接口FMC的设计，在开发板中插入子卡，程序在开发板中测试通过。-The source is based on xilinx ml605 development board FMC expansion interface design, the development board daughter card is inserted, the program development board<xiao> 在 2025-02-08 上传 | 大小：27.19mb | 下载：0
[VHDL编程] ml605_MIG_rdf0011_13.4_c
说明：该参考程序是基于xilinx ml605开发板的一个DDR3参考设计，源文件包含相应的管脚约束文件。-The reference procedure is based on xilinx ml605 development board a DDR3 reference design source file contains the corresponding pin constraint file.<xiao> 在 2025-02-08 上传 | 大小：16.52mb | 下载：0
[VHDL编程] ml605_PCIe_Gen1_x8_rdf0008_13.4_c
说明：该压缩文件为一个pcie接口设计源程序，源程序包含一个8通道gen1的pcie IP CORE和相应的用户接口程序，烧到开发板ml605中测试通过。 -The compressed file is a pcie interface design source code, source code contains an 8-channel gen1 of pcie IP CORE and the corresponding user in<xiao> 在 2025-02-08 上传 | 大小：3.9mb | 下载：0