[VHDL编程] 0522

说明：自己今年的毕业设计DDS波形发生器,有正弦波,方波,三角波,锯齿波.-Their own design this year
<dawn> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] pciug159

说明：XILINX ISE生成PCI-CORE时产生的用户文档,帮助编写PCI通信用户逻辑,非常有用-XILINX ISE generation PCI-CORE generated user documentation to help users prepare PCI communication logic, a very useful
<田杰> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] ddfs

说明：基本FPGA的DDS信号发生器，可产生1-1MHZ任意频率的三角波，方波，锯齿波，正弦波-Basic FPGA-DDS signal generator, can produce 1-1MHZ arbitrary frequency triangle wave, square wave, sawtooth, sine wave
<吴宏伟> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] DesignrecepiesforFPGAs

说明：This book provides a rich toolbox of design techniques and templates to solve practical, everyday problems using FPGAs. Using a modular structure, the book gives easy-to-find design techniques and templates at all levels
<AWAIS> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] single_cycle_16bit_computer

说明：This single cycle 16-bit computer with testbenches written in Verilog. It shows a result based on the instruction memory. I also included documents about the structure of the single cycle computer-This is single cycl
<my_watt> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] HDB3_decode

说明：用Verilog HDL语言进行HDB3译码，并通过Quartus Ⅱ仿真验证-With the Verilog HDL language HDB3 decoding, and simulation by Quartus Ⅱ
<jabeile> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] digital_clock

说明：用Verilog HDL 设计一个多功能数字钟，包含以下主要功能： （1） 计时，时间以24小时制显示。 （2） 校时， （3） 跑表：启动、停止、暂停 -Verilog HDL design with a multi-functional digital clock, includes the following main functions: (1) time, time to 24-hour display. (2
<冯鑫> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] TimeQuestxuexi

说明：TIMEQUEST学习的好资料，可以教会大家如何使用ALTERA的时序分析工具-TIMEQUEST learning good information, can teach you how to use timing analysis tool ALTERA
<闫碎猴> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] TimeQuest

说明：TimeQuest就一定要搞定-TimeQuest to have to get
<fangyuanyong> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] cpu_vh

说明：一个大学计算机组成原理CPU的课程设计，比一般的CPU的课程设计多了几种寻址方式，总共六种寻址方式，对CPU的内部问题能有很深的了解。-Principles of Computer CPU of a university curriculum design, the CPU than the average of several courses designed to address multi-mode, a total of six
<> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] crc_8

说明：基于verilog的并行crc8的校验，已经仿真过，符合设计要求，可以拿去参考-Verilog a parallel crc8 checksum, already simulation, meet the design requirements, you can take reference
<王诚> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0

[VHDL编程] Freq

说明：该源程序为一个频率发生器，可以产生不同频率的时钟信号，上开发板测试通过。-The source is a frequency generator that can generate clock signals of different frequencies, the development board test.
<xiao> 在 2025-02-04 上传 | 大小：1.31mb | 下载：0