[VHDL编程] CJQ-V1.0-fpga

说明：主要实现采集电网信号的功能，源码包括控制AD7606进行AD转换，其次实现FT3数据的传输，包括转为曼彻斯特编码-Collecting grid signal to achieve the main function, including control of AD7606 source for AD conversion, followed by the realization of FT3 data transmission, in
<李俊> 在 2012-07-05 上传 | 大小：2.08mb | 下载：0

[VHDL编程] 100vhdl-example

说明：VHDL的源码100例，包括加法、减法、存储、触发等，是初学者、开发人员的必备手册-VHDL source code of the 100 cases, including the addition, subtraction, storage, trigger and so on, is for beginners, developers must Manual
<王菲> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] BJ-EPM240_study_guide_plate

说明：BJ-EPM240V2实验例程以及说明文档实验之BJ-EPM240学习板使用指南-BJ-EPM240V2 experimental test routines as well as documentation of the BJ-EPM240 study guide plate
<王建毅> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] i2c_master_slave_core

说明：I2C master/slave IP core
<zhanglh> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] Digital_oscilloscope_VHDL

说明：利用VHDL语言编写数字示波器的程序，下载入FPGA中可实现。在Quartus7.1编译环境中已经测试通过。-Digital oscilloscope using VHDL language program, download into the FPGA can be achieved. In Quartus7.1 build environment has been tested.
<胡亚东> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] I2C-Master-_-Slave-Core

说明：用verilog 实现的 iic 总线编程，包括master，和slave的编程，很详细的iic总线编程-Iic-bus implemented using verilog programming, including the master, and slave programming, a very detailed iic-bus programming
<郭天然> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] IEEE_Verilog_2001

说明：原版IEEE verilog/VHDL 2001标准。-IEEE verilog/VHDL 2001
<zmm> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] CJQ-V1.0-fpga

说明：主要实现采集电网信号的功能，源码包括控制AD7606进行AD转换，其次实现FT3数据的传输，包括转为曼彻斯特编码-Collecting grid signal to achieve the main function, including control of AD7606 source for AD conversion, followed by the realization of FT3 data transmission, in
<李俊> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] VHDL_lecture_notes_-_NAVABI

说明：VHDL lecture notes by Navabi
<dk> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] base-on-FPGA-AES-addkey-design

说明： 介绍了用FPGA实现AES算法所用的开发工具，开发语言和所选用的芯片，及AES算法的硬件实现方式。着重阐述了AES算法FPGA实现的总体设计框图，并副有部分源代码- introduce design tool,language and core of AES which base on FPGA,and AES hardware design.
<邱绿> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] CLock

说明：电子时钟VHDL实现，包括调整时间，闹钟功能-Digitai clock based on FPGA in VHDl
<凯一> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0

[VHDL编程] uart

说明：用verilog写的程序实现串口通信， 用verilog写的程序实现串口通信， -the program is based on verilog, and it s fuction is comunicate with uart
<黎胜> 在 2025-03-03 上传 | 大小：2.08mb | 下载：0