[VHDL编程] vhdl的16位cpi

说明：
<liuyang2001_2001@163.com> 在 2009-09-07 上传 | 大小：3.07mb | 下载：5

[VHDL编程] S11_USB

说明：S11_USB ,maxII 的FPGA芯片，USB20收发显示-S11_USB, maxII the FPGA chip, USB20 transceiver show
<zhj> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] 1

说明：基于matlab和QuartusII开发的无线通信FPGA设计,内有(matlab代码,Verilog代码,缩略语表.doc)注释详细,代码数十个,总有一个是你喜欢的!-Matlab and QuartusII based on the development of wireless communications FPGA design, there are (matlab code, Verilog code abbreviation
<南才北往> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] image_enhacement_fpga

说明：Image Enhancement algorithms implemented on FPGA in the literature. Papers are added.
<hazan> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] soc_design

说明：一款介绍Soc使用的PDF文档供大家看和实践，还是有一定参考价值的！-A descr iption Soc using PDF documents for everyone to see and practice, there are still some reference value!
<培根> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] Lecture

说明：《计算机系统要素》一书的PPT演讲稿，pdf格式的，网上只能找到这个版本的了，而且此书也脱销断货了，只找到这个以飨各位会员~-" Computer system elements," a book of PPT presentations, pdf format, online only to find this version of it, and this book is also out of stock out
<chencai> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] exp8

说明：浙江大学体系结构实验课代码 实现5级流水线带有停顿，旁路和控制竞争的处理。-Experimental Architecture, Zhejiang University course code with a pause 5-stage pipeline, bypassing the treatment and control of competition.
<crystal> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] Verilog-Design

说明：复杂数字电路逻辑设计与实现，主要涉及算法的实现和具体的应用，很适合初学者入门-Logic design and implementation of complex digital circuits, mainly related to the implementation of the algorithm and the specific application, it is suitable for the beginner
<hyl> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] FPGAsixaong2

说明：FPGA重要设计思想及工程应用之时序及同步设计-FPGA the important design thinking and engineering applications of timing and synchronization design
<武晓栋> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] AD9708

说明：正弦波产生器,可以调节频率。可以通过修改参数面调节频率-wave generator
<tgh> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] run_flash_led

说明：用verilog建立一个并行操作的流水灯模块。扫描频配置定为100 Hz，而每一个功能模块在特定的时间内，将输出拉高。-The establishment of a parallel operation of light water module verilog. Scanning frequency configured as 100 Hz, and each functional module within the specifie
<xutao> 在 2025-01-21 上传 | 大小：3.07mb | 下载：0

[VHDL编程] 01_run_led

说明：verilog软件实现PLL，对系统时钟进行分频(Verilog software implements PLL, frequency division of system clock)
<mutanxiang > 在 2025-01-21 上传 | 大小：3.07mb | 下载：0