[VHDL编程] ClkDivide

说明：This my version of the unit which carries out the division of the input signal-This is my version of the unit which carries out the division of the input signal
<Dmitriy> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] mem

说明：This my version of a memory module that can be used in a digital device to store the filter coefficients.-This is my version of a memory module that can be used in a digital device to store the filter coefficients.
<Dmitriy> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] SignedMul18x18

说明：This my version of the scale, and the multiplier block, which can be used in digital devices-This is my version of the scale, and the multiplier block, which can be used in digital devices
<Dmitriy> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] chufaqi

说明：64位除法器，可计算商和余数，时序，测试通过-64bit divider
<w_jx> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] VHDL-node

说明：VHDL简单程序 包括简单的与门 非门 以及138 等 适合初学者使用-this is VHDL
<邵亚东> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] mul1617

说明：采用verilog RTL级语言，实现了有符号的16位乘17位的乘法器。特点是：采用流水的结构，可以在一个周期内处理完数据。通过QuartusII和Modulesim的功能仿真和时序仿真，并得到正确结果。-Realize the signs of 16 of the 17 patients take on time-multiplier. Features are: the structure of water, can be in a
<李小白> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] STATE_9852

说明：FPGA控制DDS芯片AD9852，产生幅值和频率可调的正弦信号-FPGA control AD9852 state
<李小科> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] fa

说明：a full adder fully structural
<hj> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] ha

说明：half adder fully structural
<hj> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] andp2

说明：anding the two inputs with a clock
<hj> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] dna_rd

说明：Xilinx Spartan-6 FPGA读取DNA数据并进行比较，产生比较结果信号输出。-Xilinx Spartan-6FPGA DNA data is read and compared, generate a comparison result signal output.
<王贤> 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] FullAdder

说明：ful adder code in vhdl which has 3 inputs and 2 outpus
<teja> 在 2024-10-09 上传 | 大小：1024 | 下载：0