[VHDL编程] median-filter

说明：基于FPGA的图像中值滤波算法的优化及实现vhdl-中值滤波 利用VHDL语言实现三级流水线中值滤波-FPGA-based image filtering algorithm optimization and realization of vhdl-median filter using VHDL language three pipelined median filter
<站长> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] TRAFFIC_LIGHTS

说明：用可编程逻辑器件实现十字路*通灯的VHDL环境下的，源程序。-Programmable logic device to achieve traffic light intersection of VHDL environment, the source code.
<lin deng hua> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA-based-system-

说明：此程序实现了基于FPGA的车载DVD位控系统的显示与输出模块的设计。-This program implements an FPGA-based digital control system, Car DVD display and output module design.
<王艳> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] LED

说明：基于Verilog小程序，在LED上交替、轮显爱心形状-display on LED
<郝宇> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program

说明：用VHDL状态机设计一个8位序列信号检测器。-Design a state machine in VHDL 8-bit serial signal detector.
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program2

说明：将8位待测预置数作为外部输入信号，即可以随时改变序列检测器中的比较数据。写出此程序的符号化单进程有限状态机。-The 8-bit pre-measured as the number of external input signal, which can change at any time in the sequence comparison of the data detector. Write the symbol of this
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program3

说明：用 vhdl 语言设计 8 位数码扫描显示电路，显示输出数据直接在程序中给出。增加 8 个 4 位锁存器作为输出显示数据缓冲器，由外部输入8个待显示的十六进制数。-Design with vhdl language display 8-bit digital scanning circuit, display output data are given directly in the program. Increased eight 4
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program

说明：设计一个 8 位数控分频器，将 8 位数控分频器扩展为 16 位数控分频器。 -Design an 8-bit digital divider, the 8-bit prescaler extended to 16-bit CNC CNC divider.
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program5

说明：设计一个 8 位数控分频器，将 8 位数控分频器扩展为 16 位数控分频器。 -Design an 8-bit digital divider, the 8-bit prescaler extended to 16-bit CNC CNC divider.
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Program6

说明：用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and
<釉雪Dreamer> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] AHB_slave-ram

说明：AHB总线下的slave ram的verilog代码-AHB bus slave ram under the verilog code
<吴亮> 在 2025-04-25 上传 | 大小：1kb | 下载：0

[VHDL编程] qam1

说明：vhdl code for adde-vhdl code for adderrrrrrrrrrrrrrrrrrrr
<debashish> 在 2025-04-25 上传 | 大小：1kb | 下载：0