[VHDL编程] res232_top2

说明：简单使用的uart串口程序，用verilog语言实现，在alteraDE2-70板上验证-Simple to use uart serial procedures, using verilog language, verified in alteraDE2-70 board
<张英会> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] ook

说明：产生OOK的随机码，可以用于QuartusII中ROM或者RAM中。-OOK generated random code, can be used to QuartusII of the ROM or RAM.
<ye> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] filter

说明：关于滤波器的verilog编程，对初学者很有用哦，从理论到实践的一次过度-Verilog programming on the filter, useful for beginners Oh, from theory to practice once over ...
<baomeng> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] filter

说明：关于数字滤波器的FPGA实现,基于Verilog语言的,对研究滤波器的有一定帮助!-FPGA implementation of digital filters, based on the Verilog language, the study of the filter of some help!
<baomeng> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] dianti4

说明：4层电梯，有各楼层的状态的详细解释 备注 状态分析-4 elevators, each floor has a detailed explanation of the status of state analysis Remarks
<李腾> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog-SET-AD6636

说明：AD6636 is configured correctly in Verilog
<zanjiangfeng> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] DDS_verilog

说明：采用verilog实现了DDS发生器，源码已通过仿真编译已经板级调试，可直接模块化使用。-Verilog achieved using the DDS generator, source code has been compiled by board-level simulation debugging, modularity can be directly used.
<杨安娜> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] VGA

说明：基于VHDL语言的VGA显示控制程序，可以在1440x900分辨率的显示器上显示-Based on VHDL VGA display control program in 1440x900 resolution display on the monitor
<王雷> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] new-piso

说明：its hdl code and test bench for paralell in serial out design...written in verilog and by haneesh
<haneesh> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] fifo

说明：fifo designed by haneesh (me) in verilog-fifo designed by haneesh (me) in verilog
<haneesh> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] p2s

说明：实现并串转换,需要的可能下下来自己多研究研究，相信还是可以看懂的-parallel to serial
<surprise> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] mutl16

说明：实现16位移位，可以实现乘法和除法。满足设计要求，实现代码简短，用verilog完成方便，容易操作。-Achieve 16-bit shift, multiplication and division can be achieved. Meet the design requirements to achieve a short code, complete with verilog convenient, easy to operat
<吴海勇> 在 2024-11-20 上传 | 大小：2kb | 下载：0