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[VHDL编程iis_audio

说明:24位立体声AD,IIS从模式数字音频数据接收。-24-bit stereo AD, IIS receives digital audio data from the model.
<wen> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程PING

说明:一个甲、乙双方参赛,裁判参与的乒乓球比赛游戏模拟机。用8个发光二极管排成一条直线,以中点为界,两边各代表参赛双方的位置,其中点亮的发光二极管代表“乒乓球”的当前位置,点亮的发光二极管依次由左向右或由右向左移动。当球运动到某方的最后一位时,参赛者应立即按下自己一方的按钮,即表示击球,若击中,则“球”向相反方向运动,若未击中,则对方得1分。设置自动计分电路,双方各用二位数码管来显示计分,每局11分。每人发2球,7局4胜制。自动几分并显示-A
<> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程SERIAL_CONTROLLER

说明:UART控制,使用三段式编写,非常规范,可以通过编译,仿真-UART transmission, the use of three-step preparation, very standard, you can compile, simulation
<学习> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程z_motor_driver

说明:VERILOG 直流无刷驱动模块,可进一步完善并优化。 已通过测试-VERILOG brushless DC drive module can be further improved and optimized. Has been tested
<tcw822> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程cy62127vll_70bai_vhdl_10

说明:SRAM CY62127DV30LL. vhdl model
<frank> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程bch_encode

说明:this bch encoder verilog code-this is bch encoder verilog code
<rakhi> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程serial

说明:本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。 串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值 是0x104,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bi
<riversky> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程wannianli

说明:一款基于Verilog的FPGA万年历开发程序-A calendar based on Verilog, FPGA development process
<name chen> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程Practica_3

说明:SP converter in vhdl and counter and buffer
<max> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程i2s_to_parallel

说明:wm8731音频采集芯片的I2S采集时序的vhdl实现。-wm8731 I2S audio capture chip timing acquisition vhdl implementation.
<熊晓涵> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程led_driver

说明:LED display verilog code. to generate clocks and wishbone interface
<r_ansal> 在 2025-01-18 上传 | 大小:2kb | 下载:0

[VHDL编程AD-PLL

说明:基于VHDL的全数字锁相环的设计与实现,quartusII的仿真程序。-DPLL based on VHDL Design and Implementation, quartusII the simulation program.
<yzn8625> 在 2025-01-18 上传 | 大小:2kb | 下载:0
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