[VHDL编程] pipline_lms_and_rls_verilog

说明：流水线LMS，和RLS算法的Verilog代码，用于自适应信号处理的FPGA实现。-The Verilog code about fir_pipline_lms and fir_rls. They commonly used in adaptive signal processing in FPGA platform.
<杨光西> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] cfar_fsm

说明：Cell averaging CFAR is implemented in this package
<sawaira> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] digital--clock

说明：在Quartus II 平台下用verilog语言写的多功能数字钟-In the Quartus II platform with verilog language written multifunction digital clock
<liran> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] fir_ex

说明：设计一个 14 阶 FIR 滤波器，已经给出了滤波器系数以及验证程序，选用Altera 的 EP2S60F484C3 器件-Design of a 14-order FIR filter, the filter coefficients have been given and the verification process, the choice of Altera s devices EP2S60F484C3
<zh> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] QAM

说明：QAM基带调试，星座映射方法，带有m序列作为信源-QAM baseband debugging, constellation mapping method
<王佳兴> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] multiselectors-and-comparators

说明：本压缩包包括四选一多路选择器、1位二进制比较器、2选1多路选择器、4位等值比较器、D触发器和奇偶校验电路-1 in 4 multiselector，D trigger,1 in 2 selector, 4 bit comparator, parity checking, 1bit comparator.
<谢谢> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] counter_seg_code

说明：对于学习FPGA的同学来说计算器分频是必不可少的流程 但是通常将两者配合起来使用是很重要的-It is essential for students to learn FPGA to divide the calculator, but it is important to use them together.
<Gent Liu> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：用Verilog实现uart串口通信，并在Quartus和modelsim上完成测试和仿真，内含源代码和测试程序。-Using Verilog realize uart serial communication, and complete testing and simulation in Quartus and modelsim, including source code and test procedures.
<Lillian> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] config_data

说明：AD的配置文件，主要针对ADI的AD转换芯片-ADI s profile, mainly for ADI AD converter chip
<陈俊龙> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] traffic_lights

说明：运用Verilog HDL编程语言，实现十字路口的交通灯功能，可在FPGA等硬件上进行仿真（默认硬件晶振为50MHz）。-Using Verilog HDL programming language, to achieve the crossroads of traffic lights function, can be simulated in FPGA hardware on (the default hardware crysta
<krj> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] CPUver2

说明：这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。- 翻译关闭即时翻译 英语 中文 德语 检测语言
<郑嘉俊> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] horno

说明：Code to temperature control, Asembler,
<Volta> 在 2025-01-21 上传 | 大小：3kb | 下载：0