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[VHDL编程] 09912007AEScoremodules
说明:aes descr iption architecture processes vhdl code with pipelining and throughput reduction with an aim to create a faster AES decoding system in FPGA<tarang> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] usual-problems-about-niosII
说明:niosII中常见英文问题汇总!!很有用哦-English summary of the common problems niosII! ! Oh, very useful<> 在 2025-02-03 上传 | 大小:6kb | 下载:0
[VHDL编程] verilog_frenqucy_div
说明:使用verilog语言实现任意分频的设计,各位verilog学习者或者IC设计验证人员可以参考。-Verilog language use the design of any frequency, you verilog learners or who can refer to IC design verification.<宙斯黄> 在 2025-02-03 上传 | 大小:6kb | 下载:0