[VHDL编程] renconfig_pcie

说明：fpga可重构的pcie总线快速配置，动态可重构与静态逻辑的接口-fpga reconfigurable pcie bus rapid configuration, dynamically reconfigurable and static logic interface
<arraewerh> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] i2c_core

说明：用verilog 写的I2C核，非常有用，试试看就知道了。很经典啊-Verilog write I2C nuclear useful, Try it and see. very Classic！
<李旭瑞> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] Telephone-billing-program

说明：Telephone billing program，源代码程序，试过好用-Telephone billing program, the source code for the program, tried the easy to use
<柳勇> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] halfsubtracter

说明：this the vhdl code for half substractor gate with rtl view and simulations-this is the vhdl code for half substractor gate with rtl view and simulations
<roby> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] Hamming

说明：Hamming Encoder of 7bit in VHDL, Where it consists 3 parity bits and 4 data bits, then after it is being passed to decoder where it corrects, if their is any error and gives desired data as output. -Hamming Encoder of
<phani> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] shixian_of_UART

说明：串口控制器的FPGA实现,用Verilog语言编写!-Serial controller FPGA, Verilog language!
<Shawn> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] SingleCycleCPU.zip

说明：A complete single cycle cpu written in verilog. (Including test modules),A complete single cycle cpu written in verilog. (Including test modules)
<Aria> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] UART

说明：本人觉得还不错的vhdl写的UART程序，验证过。-I feel pretty good vhdl write UART program verified.
<wangjianyuan> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] uart-TO-SPI-FLASH-20130226

说明：代码实现了电脑向uart 发送四个字节（命令1字节 地址3字节）然后 对M25Pxx系列的芯片进行任意地址的读写， 目前只实现单字节默认数据的读写！有需要的可以 修改-uart to spi control the M25PXX IC
<黄晓> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] synthesis

说明：Verilog code and some basic examples.
<Raghav405> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] IR

说明：ir接收并显示，代码详细描述了整个解码过程及如何实现-ir receive and display
<孙兵> 在 2025-04-25 上传 | 大小：16kb | 下载：0

[VHDL编程] source

说明： 2. /qdr2/source/qdr2_io.v > Top level file includes declarations of HSTL1 and LVTTL I/O standards /qdr2/source/qdr2.v > Main module of the QDR memory controller /qdr2/source/pipeline.v > Pipeline modul
<liuxuemin> 在 2025-04-25 上传 | 大小：16kb | 下载：0